深入剖析DS125RT410低功耗多速率四通道重定時(shí)器
深入剖析DS125RT410低功耗多速率四通道重定時(shí)器
在高速通信領(lǐng)域，信號(hào)傳輸?shù)馁|(zhì)量和可靠性至關(guān)重要。DS125RT410作為一款低功耗多速率四通道重定時(shí)器，為解決長(zhǎng)距離、有損和串?dāng)_嚴(yán)重的高速串行鏈路中的數(shù)據(jù)傳輸問(wèn)題提供了有效的解決方案。今天，我就來(lái)和大家詳細(xì)探討一下這款芯片。
文件下載：ds125rt410.pdf
芯片概述及特性亮點(diǎn)
基礎(chǔ)信息與設(shè)計(jì)目標(biāo)
DS125RT410是一款集成了信號(hào)調(diào)理功能的四通道重定時(shí)器，旨在實(shí)現(xiàn)高速串行鏈路中數(shù)據(jù)的可靠傳輸，達(dá)到 $BER <1 ×10^{-15}$ 的低誤碼率。它能夠適應(yīng)從 9.8 到 12.5 Gbps 及相關(guān)子速率（2、4 和 8 分頻）的數(shù)據(jù)速率，支持多種通信協(xié)議。
特性一覽
- 高速數(shù)據(jù)處理能力：每個(gè)通道可獨(dú)立鎖定特定數(shù)據(jù)速率范圍，滿足多樣化的通信需求。
- 快速鎖定與低延遲：基于協(xié)議選擇模式實(shí)現(xiàn)快速鎖定操作，具備約 300 ps 的低延遲特性，確保數(shù)據(jù)傳輸?shù)膶?shí)時(shí)性。
- 自適應(yīng)均衡與可調(diào)參數(shù)：自適應(yīng)均衡功能在 5 GHz 時(shí)可提供高達(dá) 34 dB 的增益，同時(shí)支持可調(diào)的發(fā)射 $V_{OD}$（600 至 1300 mVp-p）和發(fā)射去加重（-15 dB），增加了設(shè)計(jì)的靈活性。
- 低功耗設(shè)計(jì)：典型的功耗（EQ + CDR + DE）為 150 mW/通道，有助于降低系統(tǒng)能耗。
- 可編程配置：通過(guò) SMBus（I2C）接口或外部 EEPROM 實(shí)現(xiàn)可編程設(shè)置，方便用戶根據(jù)實(shí)際需求進(jìn)行定制。
- 實(shí)時(shí)監(jiān)測(cè)功能：片上眼圖監(jiān)測(cè)器（EOM）和 PRBS 發(fā)生器可對(duì)高速串行數(shù)據(jù)進(jìn)行實(shí)時(shí)測(cè)量，便于系統(tǒng)調(diào)試和現(xiàn)場(chǎng)優(yōu)化。
引腳功能解析
| 芯片的引腳功能設(shè)計(jì)合理，涵蓋了高速差分輸入輸出、環(huán)路濾波器連接、參考時(shí)鐘輸入輸出、鎖定指示、SMBus 接口等多個(gè)方面，具體信息如下表所示： | PIN | V/O, TYPE(1) | DESCRIPTION | |
|---|---|---|---|---|
| NAME | NO. | |||
| HIGH - SPEED DIFFERENTIAL I/O | ||||
| RXPO RXNO | 1 2 | 1,CML | Inverting and non - inverting CML - compatible differential inputs to the equalizer. Nominal differential input impedance = 100 Q. | |
| RXP1 RXN1 | 4 5 | 1,CML | Inverting and non - inverting CML - compatible diferentia inputs to the equalizer. Nominal differential input impedance = 100 . | |
| RXP2 RXN2 | 8 9 | 1,CML | Inverting and non - invering CML - compatible differential inputs to the equalizer. Nominal differential input impedance = 100 Q. | |
| RXP3 RXN3 | 11 12 | 1,CML | Inverting and non - inverting CML - compatible differential inputs to the equalizer. Nominal differential input impedance = 100 Q. | |
| TXPO TXNO | 36 35 | O.CML | Inverting and non - inverting CML - compaible diferential outputs from the driver.Nominal differential output impedance =100Q. | |
| TXP1 TXN1 | 33 32 | O.CML | Inverting and non - inverting CML - compatible diferential outputs from the driver.Nominal differential output impedance = 100 Q2. | |
| TXP2 TXN2 | 29 28 | O,CML | Inverting and non - inverting CML - compatible differential outputs from the driver. Nominal differential output impedance=100Q. | |
| TXP3 TXN3 | 26 25 | O.CML | Inverting and non - inverting CML - compatible differential outputs from the driver. Nominal differential output impedance =100 Q. | |
| LOOP FILTER CONNECTION PINS | ||||
| LPF_CP_0 LPFREF_0 | 47 48 | VO,analog | Loop fiter connection Place a 22 nF +10% capacitor between LPF_CP_O and LPF_REF_0 | |
| LPF CP1 LPF REF1 | 38 37 | VO,analog | Loop fiter connection Place a 22 nF ±10% capacitor between LPF_CP_1 and LPF_REF_1 | |
| LPF_CP_2 LPF_REF2 | 23 24 | VO,analog | Loop filter connection Place a 22 nF +10% capacitor between LPF_CP_2 and LPF_REF_2 | |
| LPFCP3 LPF_REF_3 | 14 13 | VO,analog | Loop fiter connection Place a 22 nF+10% capacitor between LPF_CP_3 and LPF_REF_3 | |
| REFERENCE CLOCK I/O | ||||
| REFCLK_IN | 19 | 1,2.5 - V analog | Input is 2.5 V,25 MHz +100 - ppm reference clock from external oscillator | |
| No stringent phase noise requirement | ||||
| REFCLK_OUT | 42 | 0,2.5 - V analog | Output is 2.5 V,buffered replica of reference clock input for connecting multiple DS125RT410 devices on a board | |
| LOCK INDICATOR PINS | ||||
| LOCKO LOCK1 LOCK2 | 45 40 21 | 0.2.5 - V LVCMOS | Output is 2.5 V,the pin is high when CDR ock is attained on the corresponding channel. These pins are shared with SMBus address strap input functions read at start - up. | |
| LOCK3 | 16 | |||
| SMBus MASTER MODE PINS | ||||
| ALL_DONE | 41 | 0.2.5 - V LVCMOS | Output is 2.5 V, the pin goes low to indicate that the SMBus master EEPROM read has been completed. | |
| READ_EN | 44 | L.2.5 - V LVCMOS | Input is 2.5 V, a transition from high to low starts the load from the external EEPROM. The READ_EN pin must be tied low when in SMBus slave mode. | |
| INTERRUPT OUTPUT | ||||
| INT | 43 | O,3.3 - V LVCMOS, Open Drain | Used to signal horizontal or vertical eye opening out of tolerance, loss of signal detect,or CDR unlock External 2 - KQ to 5 - kQ pullup resistor is required. Pin is 3.3 - V LVCMOS tolerant. | |
| SERIAL MANAGEMENT BUS (SMBus) INTERFACE | ||||
| EN_SMB | 20 | 1,2.5 - V analog | Input is 2.5 V, selects SMBus master mode or SMBus slave mode. EN_SMB = High for slave mode EN SMB = Float for master mode Tie READ EN pin low for SMBus slave mode. See Table 4. | |
| SDA | 18 | VO,3.3 - V LVCMOS. Open Drain | Data Input and Open Drain Output External 2 - kQ to 5 - kQpullup resistor is required Pin is 3.3 - V LVCMOS tolerant. | |
| SDC | 17 | VO,3.3 - V LVCMOS, Open Drain | Clock Input and Open Drain Clock Output External 2 - k2 to 5 - k2 pullup resistor is required. Pin is 3.3 - V LVCMOS tolerant. | |
| ADDR_0 ADDR_1 ADDR_2 ADDR_3 | 45 40 21 | 1,2.5 - V LVCMOS | Input is 2.5 V, the ADDR [3:0] pins set the SMBus address for the retimer. These pins are strap inputs. Their state is read on power - up to set the SMBus address in SMBus control mode. High = 1kQ to VDD, Low =1kQ to GND These pins are shared with the lock indicator functions. See Table 1. | |
| POWER | ||||
| VoD | 3,6,7, 10,15, 46 | Power | VoD=2.5V+5% | |
| GND | 2 | Power | Ground reference. | |
| DAP | PAD | Power | Ground reference.The exposed pad at the center of the package must be connected to ground plane of the board with at least 4 vias to lower the ground impedance and improve the thermal performance of the package. |
在實(shí)際設(shè)計(jì)中，需要特別注意各個(gè)引腳的電氣特性和連接要求。例如，高速差分輸入輸出引腳需要確保良好的阻抗匹配，以減少信號(hào)反射和失真；參考時(shí)鐘輸入引腳 REFCLK_IN 要求輸入 2.5 V、25 MHz ±100 ppm 的參考時(shí)鐘，雖然對(duì)相位噪聲要求不嚴(yán)格，但也需保證時(shí)鐘的穩(wěn)定性。
工作原理及功能模塊
數(shù)據(jù)路徑操作
DS125RT410 的數(shù)據(jù)路徑主要包括信號(hào)檢測(cè)、CTLE、CDR 和帶去加重的差分驅(qū)動(dòng)器等功能模塊。信號(hào)檢測(cè)電路負(fù)責(zé)監(jiān)測(cè)接收器輸入的能量水平，根據(jù)信號(hào)的有無(wú)自動(dòng)開啟或關(guān)閉高速數(shù)據(jù)路徑的其余部分，也可通過(guò) SMBus 通道寄存器進(jìn)行手動(dòng)控制。
CTLE 功能
CTLE 是一個(gè)全自適應(yīng)均衡器，具有可選的限幅級(jí)。在鎖相過(guò)程中，CTLE 根據(jù)品質(zhì)因數(shù)（FOM）計(jì)算進(jìn)行自適應(yīng)調(diào)整。一旦 CDR 鎖定且 CTLE 完成自適應(yīng)，其增益水平將保持不變，直到收到手動(dòng)重新自適應(yīng)命令或 CDR 重新進(jìn)入鎖相狀態(tài)。CTLE 由 4 級(jí)組成，每級(jí)具有 2 位增益控制，可提供 256 種不同的級(jí)增益組合，其中 32 種組合可用于自適應(yīng)調(diào)整。
CDR 功能
CDR 通過(guò)檢測(cè)輸入數(shù)據(jù)流中的位轉(zhuǎn)換，并將內(nèi)部 VCO 鎖定到這些位轉(zhuǎn)換的平均到達(dá)時(shí)間所代表的時(shí)鐘上，從而實(shí)現(xiàn)時(shí)鐘和數(shù)據(jù)的恢復(fù)。該過(guò)程可顯著降低數(shù)據(jù)流中的抖動(dòng)，有效重置系統(tǒng)的抖動(dòng)預(yù)算。DS125RT410 使用 25 MHz 參考時(shí)鐘來(lái)確定內(nèi)部 VCO 的粗調(diào)設(shè)置，在加電、CDR 復(fù)位以及多次嘗試仍無(wú)法重新鎖定時(shí)，會(huì)利用該參考時(shí)鐘對(duì) VCO 頻率進(jìn)行校準(zhǔn)。
輸出驅(qū)動(dòng)器
輸出驅(qū)動(dòng)器能夠提供可變的輸出電壓和模擬去加重。輸出電壓和去加重水平可通過(guò) SMBus 寄存器進(jìn)行配置，但芯片本身無(wú)法自動(dòng)確定合適的參數(shù)，需要用戶根據(jù)實(shí)際情況進(jìn)行設(shè)置。
設(shè)備功能模式
SMBus 主模式和從模式
在 SMBus 主模式下，DS125RT410 上電時(shí)從外部 EEPROM 讀取初始配置，完成后切換到從模式，可由外部控制器通過(guò) SMBus 進(jìn)一步配置。ALL_DONE 和 READ_EN 引腳在主模式下具有特殊功能，用于協(xié)調(diào)多個(gè)芯片在同一 SMBus 上的操作，避免總線沖突。在從模式下，READ_EN 引腳必須接地。
地址線設(shè)置
DS125RT410 在主模式和從模式下都需要分配唯一的 SMBus 地址，地址由 ADDR[3:0] 引腳在加電時(shí)的狀態(tài)確定。如果 READ_EN 引腳未正確設(shè)置，可能會(huì)導(dǎo)致地址鎖定異常，影響芯片的正常通信。
標(biāo)準(zhǔn)模式操作
DS125RT410 可自動(dòng)適應(yīng)多種多頻段數(shù)據(jù)標(biāo)準(zhǔn)。通過(guò)設(shè)置特定的寄存器，可限制 VCO 的粗調(diào)范圍和分頻比，從而加快鎖相速度。對(duì)于不同的標(biāo)準(zhǔn)，還需要設(shè)置預(yù)期的 PPM 計(jì)數(shù)和 PPM 計(jì)數(shù)容差，以確保準(zhǔn)確檢測(cè)有效頻率鎖定。
編程與寄存器配置
配置模式選擇
DS125RT410 的配置模式由 SMBus 使能引腳（EN_SMB）在上電時(shí)的狀態(tài)決定，可選擇 SMBus 主模式或從模式。在主模式下，芯片從外部 EEPROM 讀取配置；在從模式下，由外部控制器通過(guò) SMBus 進(jìn)行配置。
寄存器操作
芯片的寄存器分為控制/共享寄存器和通道寄存器兩類。控制/共享寄存器用于控制或觀察影響所有通道的設(shè)置，同時(shí)也可選擇目標(biāo)通道進(jìn)行通道寄存器的讀寫操作；通道寄存器則用于設(shè)置每個(gè)通道的具體配置參數(shù)。在進(jìn)行寄存器配置時(shí)，需要注意部分寄存器的位字段操作，避免誤操作影響芯片的正常工作。
應(yīng)用與設(shè)計(jì)要點(diǎn)
應(yīng)用場(chǎng)景
DS125RT410 適用于多種高速通信應(yīng)用，如以太網(wǎng)（10 GbE、1 GbE）、CPRI、Interlaken、InfiniBand 等，可用于前端口 SFF 8431（SFP +）光模塊和直連銅纜、背板延伸和數(shù)據(jù)重定時(shí)等場(chǎng)景。
設(shè)計(jì)要求
在進(jìn)行高速印刷電路板設(shè)計(jì)時(shí)，需要考慮以下關(guān)鍵因素：
- 使用 100 Ω 差分阻抗走線，確保信號(hào)傳輸?shù)姆€(wěn)定性。
- 對(duì)連接器過(guò)孔和信號(hào)過(guò)孔進(jìn)行背鉆處理，以減小過(guò)孔殘樁長(zhǎng)度，降低信號(hào)損耗。
- 使用參考平面過(guò)孔，為回流電流提供低電感路徑，減少電磁干擾。
- 將發(fā)射鏈路的交流耦合電容放置在靠近接收端的位置，且電容最大尺寸為 0402。
- 為每個(gè) VDD 引腳連接 0.1 μF 的旁路電容，并在電源旁路設(shè)計(jì)中加入 1 μF 至 10 μF 的電容，以提高電源的穩(wěn)定性。
典型應(yīng)用曲線
文檔中給出了不同數(shù)據(jù)速率下的典型輸出眼圖和 TX 去加重示例，這些曲線有助于工程師在設(shè)計(jì)過(guò)程中評(píng)估芯片的性能，并根據(jù)實(shí)際需求進(jìn)行參數(shù)調(diào)整。例如，在 12.5 Gbps 和 10.3125 Gbps 數(shù)據(jù)速率下，分別展示了默認(rèn) $V_{OD}$ 為 600 mVp-p 和不同去加重設(shè)置時(shí)的輸出眼圖和去加重波形，為設(shè)計(jì)提供了直觀的參考。
總之，DS125RT410 是一款功能強(qiáng)大、性能優(yōu)越的四通道重定時(shí)器，在高速通信領(lǐng)域具有廣泛的應(yīng)用前景。但在實(shí)際設(shè)計(jì)中，工程師需要深入理解其特性、功能和設(shè)計(jì)要點(diǎn)，合理進(jìn)行引腳連接、寄存器配置和電路板設(shè)計(jì)，才能充分發(fā)揮其性能優(yōu)勢(shì)，實(shí)現(xiàn)高質(zhì)量、可靠的高速數(shù)據(jù)傳輸。大家在使用過(guò)程中有什么問(wèn)題或者新的發(fā)現(xiàn)，歡迎隨時(shí)交流。
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