本文翻譯轉(zhuǎn)載于：Cadence Blog

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為推動小芯片創(chuàng)新的下一波浪潮，Cadence 成功流片其第三代通用小芯片互連技術（UCIe）IP 解決方案，在臺積電先進的 N3P 工藝上實現(xiàn)了業(yè)界領先的每通道 64Gbps 速率。隨著行業(yè)向日益復雜的 AI、高性能計算（HPC）和數(shù)據(jù)中心架構發(fā)展，對強大、高帶寬的芯片小芯片互連的需求從未如此迫切。這一里程碑式的成就使 Cadence 處于領先地位，能為要求最嚴苛的應用打造可擴展、高能效的多芯片系統(tǒng)。

隨著制程節(jié)點推進到 3 納米及以下，系統(tǒng)級芯片 (SoC) 設計人員面臨著一項挑戰(zhàn)：需在優(yōu)化功耗、性能和面積 (PPA) 的同時，滿足高速、可靠的芯片間通信需求。Cadence UCIe IP 解決方案完全符合 UCIe 規(guī)范，其設計初衷就是直接應對這些挑戰(zhàn)。該方案借助臺積電創(chuàng)新的 N3P 技術，實現(xiàn)了出色的能效表現(xiàn)，助力客戶在不犧牲性能的前提下達成嚴苛的能耗指標。

基于臺積電 N3P 工藝的64Gbps UCIe IP 子系統(tǒng)流片

Cadence UCIe IP 實現(xiàn) 64G 速率流片，標志著小芯片互連技術取得了重大突破。該方案支持每通道高達 64Gbps 的速率，設計人員可實現(xiàn)超高帶寬密度，為可擴展的小芯片架構開辟新的可能性。其靈活且無縫地整合各類現(xiàn)有接口協(xié)議，例如 AXI、CXS.B、CHI-C2C、PCIe 和 CXL，可快速集成到各種平臺中，包括 AI 加速器、網(wǎng)絡設備和先進的數(shù)據(jù)中心系統(tǒng)。

可靠性和集成靈活性是 Cadence UCIe IP 的核心優(yōu)勢。先進的糾錯、通道裕量和診斷功能，確保其在異構多芯片環(huán)境中穩(wěn)定運行。該架構的設計旨在簡化系統(tǒng)集成，支持多廠商芯片生態(tài)系統(tǒng)間的無縫互操作性。

“自 2018 年首次流片以來，Cadence 便一直處于芯片間互連解決方案的最前沿。2022 年轉(zhuǎn)向 UCIe 技術后，過去兩年我們充分展示了第一代和第二代 UCIe 解決方案的硅片驗證成果，”Cadence 硅解決方案集團市場營銷副總裁 Arif Khan 表示?！拌b于 AI 和高性能計算應用對吞吐量和效率的巨大需求，我們很自豪能夠推出速率可達 64G 的第三代 UCIe IP。通過與我們值得信賴的合作伙伴臺積電合作，我們正在為雙方的客戶帶來高質(zhì)量、高效的解決方案。”

面向 AI /高性能計算應用的業(yè)界領先特性

該解決方案可提供 64Gbps 的傳輸性能，在標準封裝中實現(xiàn)了 3.6Tbps/mm 的出色帶寬密度，在先進封裝中更是達到 21.08Tbps/mm。憑借業(yè)界一流的 PPA（性能、功耗和面積）指標，該架構針對高性能計算 (HPC) 和人工智能 (AI) 應用進行了優(yōu)化。與所有 Cadence UCIe 系列產(chǎn)品一樣，它支持多種協(xié)議，包括 AXI、CXS、CHI-C2C、PCIe 和CXL.io，并與高速 PHY 無縫集成，提供完整的 IP 子系統(tǒng)，從而加速設計部署進程。自校準功能和基于硬件的啟動無需固件干預，可實現(xiàn)快速系統(tǒng)初始化并簡化設置。簡化的時鐘方案和集成的鎖相環(huán) (PLL)，結(jié)合在電壓和溫度變化范圍內(nèi)的穩(wěn)定性能，確保了可靠性和效率，使設計人員能夠?qū)Ｗ⒂诤诵倪壿嬤@一關鍵環(huán)節(jié)。

憑借這一成果，Cadence 豐富了其全面的 IP 產(chǎn)品組合，為客戶和合作伙伴提供了攻克現(xiàn)代計算挑戰(zhàn)所需的工具。通過融合更高的數(shù)據(jù)速率、全面完善的客戶解決方案以及嚴格的標準合規(guī)性，Cadence 正在助力下一代可擴展、高性能的系統(tǒng)。