摘要：設計一種基于DSP和FPGA架構的通用圖像處理平臺，運用FPGA實現(xiàn)微處理器接口設計，并對圖像數(shù)據(jù)進行簡單預處理，利用DSP進行復雜圖像處理算法和邏輯控制，實現(xiàn)圖像數(shù)據(jù)的高速傳輸與實時處理。系統(tǒng)可應用于貼片機芯片檢測中，并進行性能*估實驗。實驗表明該系統(tǒng)滿足實時性和功耗的設計需求，易于維護和升級，具備較強的通用性。

1 引言

隨著數(shù)字化技術不斷發(fā)展和完善，數(shù)字圖像處理技術已廣泛應用于工業(yè)、軍事、生物醫(yī)療、電信等領域。實際應用中能夠運行復雜靈活的圖像處理算法和大數(shù)據(jù)量的數(shù)據(jù)傳輸處理能力成為圖像處理平臺穩(wěn)定運行的前提，而系統(tǒng)實時性、體積、功耗等因素也至關重要。傳統(tǒng)數(shù)字圖像處理平臺大多采用通用PC機、高速圖像采集卡和基于VC++的軟件平臺來實現(xiàn)，但很難滿足當前對系統(tǒng)體積、功耗和實時性要求。因此這里提出的基于DSP和FPGA的通用圖像處理平臺，充分發(fā)揮FPGA靈活性強和DSP運算速度快、尋址方式靈活的優(yōu)點，更好地提高圖像處理系統(tǒng)的集成度，降低系統(tǒng)功耗，并滿足實時性要求。

2 高速圖像處理平臺的工作原理

為實現(xiàn)高速圖像的實時處理，該系統(tǒng)采用DSP和FPGA線性流水線陣列結構，將FPGA可在通用接口設計和簡單信號處理等方面的優(yōu)點與DSP的快速數(shù)字信號處理能力相結合，充分發(fā)揮這兩者的優(yōu)點。該系統(tǒng)主要由DSP和FPGA的子系統(tǒng)構成，為保證大量圖像數(shù)據(jù)流快速穩(wěn)定通訊，DSP與FPGA間通過外擴的SDRAM實現(xiàn)大容量數(shù)據(jù)交換。DSP子系統(tǒng)則實現(xiàn)較為復雜的圖像處理算法，并提供圖像存儲功能。而FPGA子系統(tǒng)完成CCD傳感器圖像數(shù)據(jù)的預處理以及微控制器通用接口功能。

系統(tǒng)結構原理圖如圖1所示。CCD傳感器輸入的圖像數(shù)據(jù)經(jīng)FPGA預處理后，將數(shù)據(jù)傳送至DSP，DSP對輸入數(shù)據(jù)進行實時圖像處理，并將處理后的圖像通過EMIF接口發(fā)送并保存至外擴SDRAM。同樣，F(xiàn)PGA也能夠讀取外擴SDRAM的圖像數(shù)據(jù)，通過VGA接口實時顯示。對于少量數(shù)據(jù)流，如系統(tǒng)參數(shù)或圖像數(shù)據(jù)傳輸?shù)钠鹬剐畔⒌?，則通過SPI接口實現(xiàn)。DSP子系統(tǒng)內部擴展有SD卡接口和USB主機接口，主要用于圖像數(shù)據(jù)的存儲和傳輸?shù)取PGA子系統(tǒng)外擴的主要接口包括：I2C、SPI、UART、PS／2和VGA等接口，用于系統(tǒng)升級和調試，提高系統(tǒng)通用性。

3 系統(tǒng)硬件結構設計

系統(tǒng)硬件設計采用模塊化設計思想，將整個系統(tǒng)分為DSP子系統(tǒng)和FPGA子系統(tǒng)。這兩者間的數(shù)據(jù)交換通過雙端口RAM方式實現(xiàn)。

3．1 器件選型

該系統(tǒng)設計選用TI公司的TMS320VC5509A型DSP。該款DSP功耗低，片上資源豐富，主頻最高可達200 MHz，片上帶有128 K×16 bit RAM和32 K×16 bit ROM，內置6個DMA通道，1個I2C接口，3個McBSP接口，1個RTC模塊，其外部存儲器接口(EMIF)能與SDRAM無縫連接，同時還帶有USB接口。FPAG選用ALTERA的Cyclone-II系列處理器，具有強大的邏輯處理能力，從而實現(xiàn)微處理器通用接口設計和簡單信息預處理功能。

3．2 DSP與FPGA的接口設計

為保證系統(tǒng)實時性，DSP與FPGA之間的接口需實現(xiàn)大數(shù)據(jù)流通訊流暢的功能。將FPGA內部結果緩沖器模擬為SDRAM接口，一端輸入CCD圖像信號，一端輸出圖像數(shù)據(jù)并連接至DSP數(shù)據(jù)線。DSP的EMIF接口外接一片4 M×16 bit的SDRAM MT48LC4M16A2-75，通過將處理后的圖像數(shù)據(jù)回傳至外擴SDRAM，由FPGA實時讀取并通過VGA接口顯示，從而實現(xiàn)DSP與FPGA之間數(shù)據(jù)通訊功能。這兩者之間配置的雙端口RAM連接如圖2所示。

3．3 DSP子系統(tǒng)

DSP子系統(tǒng)主要包括電源管理單元、EMIF接口、SD卡接口、USB接口、JTAG調試接口和引導裝載(Bootload)電路等。電源管理單元主要為系統(tǒng)提供穩(wěn)定電源；EMIF接口主要用于外部擴展存儲器；SD卡接口用于掉電后圖像數(shù)據(jù)的存儲；USB接口用于外接其他外設;JTAG接口用于電路調試等。

3．3．1 電源管理單元

DSP子系統(tǒng)供電可分為1．6 V和3.3 V兩種，DSP內核需1．6 V供電，外設及I／O端口采用3．3 V供電，并需保證內核先于I／O上電，I／O先于內核掉電。該系統(tǒng)采用電源器件TPS767D301配置不同電壓值。該器件包括兩路電壓輸出，每路最大輸出電流可達1 A．輸出電壓穩(wěn)定。圖3為電源管理單元電路。

3．3．2 外部存儲器接口

TMS320VC5509A內部集成的EMIF接口除了支持異步存儲器，還支持同步突發(fā)靜態(tài)存儲器(SBSRAM)和同步動態(tài)存儲器(SDRAM)。在此通過編程寄存器配置EMIF和SDRAM的連接。設置CE空間控制寄存器1的MTYPE=011b表明連接存儲器是SDRAM。圖4為配置的4 M×16 bit的SDRAM MT48LC4M16A2-75的連接電路。由于單個CE空間的限制是4 MB，故使用2個CE空間，并將CEO引腳作為片選，CE1引腳懸空。外擴的SDRAM主要用于存儲處理后的圖像數(shù)據(jù)。

3．3．3 SD卡接口

TMS320VC5509A內置MMC控制器支持對MMC卡和SD卡的讀寫，支持MMC／SD協(xié)議和SPI協(xié)議，MMC控制器的運行頻率可通過程序設置，并與McBSP接口引腳復用，使用時需設置外部總線選擇寄存器(EBSR)。圖5所示為MMC控制器與SD卡信號連接圖，連接信號有：時鐘信號(CLK)、控制信號(CMD)和數(shù)據(jù)信號(DAT0～DAT3)。

3．3．4 Bootload電路

Bootload的功能是在系統(tǒng)上電后，將用戶程序從片外的慢速存儲器加載至片內RAM中，并使其高速運行。這里選用EEPROM作為外部非易失性程序存儲器。TMS320VC5509A的Bootload方式支持EMIF模式，SPI模式和McBSP模式等。其中SPI模式的EEPROM自舉有兩種，一種是基于16位字節(jié)地址，最大可達64 K尋址空間；另一種是基于24位字節(jié)地址，最大可達16 M尋址空間。在此選用第一種方式，并引出Bootload模式選擇引腳BOOTM[3：0]，便于系統(tǒng)升級。

3．4 FPGA子系統(tǒng)組成及功能

為實現(xiàn)該圖像處理平臺通用性和實時性，F(xiàn)PGA子系統(tǒng)需實現(xiàn)的功能包括：開放式的圖像數(shù)據(jù)采集總線，DSP圖像處理實時數(shù)據(jù)總線，100 MB以太網(wǎng)接口，UART接口，VGA實時顯示模塊，I2C存儲器接口和PS／2接口等。其中UART接口方便系統(tǒng)軟件開發(fā)及調試，VGA接口用于圖像數(shù)據(jù)實時顯示，I2C接口外接EEPROM用于系統(tǒng)參數(shù)的掉電存儲。為實現(xiàn)多個系統(tǒng)的網(wǎng)絡化，F(xiàn)PGA子系統(tǒng)還設有以太網(wǎng)接口，用于多個系統(tǒng)將處理結果回傳至PC端口。PS／2接口為預留端口，后期根據(jù)需要增加鍵盤等輸入設備。

4 系統(tǒng)軟件設計

4．1 軟件開發(fā)開具

該系統(tǒng)軟件設計采用TI公司CCS3．1(Code ComposerStudio)作為開發(fā)環(huán)境，并利用CCS自帶的DSP／BIOS實時操作系統(tǒng)進行設計。在CCS中完成軟件的編輯、編譯、調試、代碼性能測試和項目管理等工作。通過使用DSP／BIOS提供的一系列豐富的內核服務，快速創(chuàng)建滿足實時性能要求的精細復雜的多任務應用程序。DSP／BIOS內核具有跨平臺的標準API接口，能被用戶程序調用，易于移植。此外，這些服務除支持多線程調度管理外，還支持系統(tǒng)實時分析以及資料管理。DSP／BIOS內核具有很大的尺寸伸縮性，多線程配置下的內核鏡像的代碼量最小僅有1 K字，占用DSP資源非常少。

4．2 軟件系統(tǒng)總體設計

在硬件平臺基礎上，利用CCS集成開發(fā)環(huán)境中的DSP／BIOS實時操作系統(tǒng)內核，開發(fā)具有可擴展性的軟件系統(tǒng)。系統(tǒng)軟件部分采用模塊化和層次化設計思想。軟件結構主要包括：設備驅動層、操作系統(tǒng)層、應用程序接口(API)層和應用層。設備驅動層負責與硬件有關的各個模塊或外設的驅動程序設計；操作系統(tǒng)層負責嵌人式實時操作系統(tǒng)移植；應用程序接口層完成系統(tǒng)控制功能、數(shù)據(jù)讀寫等，并實現(xiàn)硬件無關性；應用層則設計與系統(tǒng)應用背景有關的控制程序。圖6為系統(tǒng)軟件運行流程。軟件設計主要分為CCD圖像預處理后的接收任務、快速數(shù)字圖像處理任務、邏輯控制任務和圖像數(shù)據(jù)回傳任務。系統(tǒng)上電后，程序首先執(zhí)行DSP的初始化和DSP／BIOS初始化，接著執(zhí)行函數(shù)主體并啟動DSP／BIOS操作系統(tǒng)，以后的任務均由操作系統(tǒng)進行調度。采用嵌入式實時操作系統(tǒng)DSP／BIOS構建的圖像處理軟件平臺能較好滿足任務對實時性的要求，且結構穩(wěn)定緊湊，可移植性高。

5 實驗結果

為驗證該系統(tǒng)的通用性與實時性，將其應用于某型號貼片機的器件檢測中，并進行以下3個實驗：DMA方式下大容量數(shù)據(jù)傳輸實驗，閾值分割測試實驗和模板匹配測試實驗。其中DMA方式下大容量數(shù)據(jù)傳輸實驗，通過DMA方式將片內數(shù)據(jù)傳輸至片外SDRAM內部，圖像大小為600×480字節(jié)。閾值分割和模板匹配實驗則直接讀取片外SDRAM中的圖像數(shù)據(jù)，并對圖像分別進行閾值分割和8×8模板匹配實驗，圖像處理算法采用TI公司圖像處理庫甬數(shù)。IMG threshold()和IMG_mad_8×8()。設置DSP運行時鐘為208 MHz，采用定時器0計時，DMA通道選用通道0，圖像數(shù)據(jù)大小為600×480字節(jié)。實驗結果如表1所示。

以上實驗數(shù)據(jù)表明,當采用600×480面陣CCD數(shù)據(jù)采集，并要求每幀圖像處理時間限定在30 ms以內時，該系統(tǒng)能很好滿足當前系統(tǒng)需要。

6 結論

系統(tǒng)能夠滿足600×480面陣CCD和普通線陣CCD傳感器對系統(tǒng)處理能力的需要，具有較強的通過性和實時性。其設計創(chuàng)新之處在于，充分運用DSP的強大運算能力和靈活的尋址方式，結合FPGA在通用接口設計和簡單信號處理速度方面的優(yōu)點，采用基于DSP／BIOS的軟件架構，使得系統(tǒng)集成度高，功耗低，具備更高的實時性和可移植性。