信號完整性是保持高速數字信號的質量的過程。信號完整性是衡量電信號從源傳輸到目標位置時的質量的關鍵度量。在高速數字和模擬電子中，確保信號的預期形狀、時序和功率得以保持，能夠保證數據的可靠且準確傳輸。

反射、噪聲、電磁干擾 (EMI) 及其他問題會嚴重降低信號質量。信號完整性缺失會導致一系列問題，包括間歇性故障、數據錯誤、系統故障，以及最終帶來的成本高昂的重新設計和經濟損失。從復雜的印刷電路板 (PCB) 設計到高級通信系統，穩(wěn)健的信號完整性是可靠性能的基石。

系統設計中信號完整性的角色

高速設計中信號完整性的布局前分析

要實現良好的信號完整性，一個關鍵步驟是進行布局前分析。這種類型的分析通常在設計階段完成，旨在發(fā)現潛在的問題，并幫助您作出明智的決策以優(yōu)化設計，從而實現信號完整性。

使用 Signal Integrity Toolbox 中的串行鏈路設計器構建的 OIF CEI 25G-LR 布局前原理圖。（點擊“閱讀原文“獲取文檔鏈接）

通過執(zhí)行布局前分析，您可以在設計周期的早期發(fā)現并解決潛在的信號完整性問題，從而降低后期高成本的設計修訂和修改的風險。這種分析還可幫助您針對信號完整性優(yōu)化設計，從而使設計更加穩(wěn)健可靠，且符合行業(yè)標準。

實際應用

布局前 PCB 信號完整性分析在高速、高可靠性通信至關重要的行業(yè)和應用中尤為關鍵，例如：

數據中心，其中高吞吐量服務器依賴于通過背板和互連進行的純凈信號傳輸

汽車電子，其中高級駕駛輔助系統 (ADAS) 和信息娛樂系統需要穩(wěn)健的高速通信

高速內存接口，例如 DDR、LPDDR 和 GDDR，其中時序裕度緊張，即使微小的失真也可能導致數據損壞

通過將信號完整性仿真集成到早期設計階段，您可以確保系統從一開始就滿足性能目標和監(jiān)管標準。

用于確保 PCB 信號完整性的布局后驗證

布局后驗證涉及審核設計的物理實現，包括實際的 PCB 布局和布線，旨在確保設計滿足預期的信號完整性性能要求。該過程需要使用信號完整性仿真和分析工具，如 Signal Integrity Toolbox，仿真最終設計的電氣行為，并確定任何潛在的問題。

Signal Integrity Toolbox 提供的信號完整性查看器中所示的印刷電路板。（點擊“閱讀原文“獲取文檔鏈接）

在布局后驗證期間，您可以執(zhí)行仿真來計算時序、電壓電平和信號完整性指標，如抖動、眼高/寬和誤碼率 (BER)，以驗證設計的性能并確保其符合行業(yè)標準。

任何信號完整性問題一經發(fā)現，您可以就要修改布局、布線或所選組件，并重新運行仿真，直到設計滿足預期性能要求。在某些情況下，布局后驗證可能會揭示布局前分析中未發(fā)現的問題。為此，您必須做出必要的更改以滿足設計要求。

實際應用

布局后驗證在性能和合規(guī)性不容商榷的行業(yè)至關重要，例如：

電信基礎架構，其中高速串行鏈路必須滿足嚴格的信號完整性標準

消費電子，其中緊湊的 PCB 布局會增大干擾和信號劣化的風險

航空航天和國防系統，其中極端條件下的可靠性至關重要

通過將布局后信號完整性仿真集成到驗證過程中，您可以確保您的高速數字設計穩(wěn)健、合規(guī)且準備好投入生產。

高速信號完整性的均衡和信道建模

IBIS-AMI（I/O 緩沖區(qū)信息規(guī)范 - 算法建模接口）是一種建模標準，用于高速通道的布局前分析和布局后驗證。IBIS-AMI 將一個信號路徑內各組件的電氣特性相結合，形成一個完整的信道模型，使您能夠更準確、更高效地仿真復雜的高速數字系統。

在 Signal Integrity Toolbox（頂部）、SerDes 設計器（中部）和 Simulink（底部）中顯示的 SerDes 系統的 IBIS-AMI 模型。（點擊“閱讀原文“獲取文檔鏈接）

在布局前分析和布局后分析中使用 IBIS-AMI 模型，有助于您優(yōu)化設計時間，降低設計錯誤風險，并提升高速數字系統的整體信號完整性性能。然而，創(chuàng)建準確可靠的 IBIS-AMI 模型可能是一個復雜而耗時的過程，需要專業(yè)技術知識。您可以使用 SerDes Toolbox 中的內置支持進行統計和時域仿真、IBIS-AMI 參數管理以及自動生成符合 IBIS-AMI 標準的模型，這使您能夠專注于設計優(yōu)化和驗證。

實際應用

均衡和信道建模在高速數據必須經由復雜或有損介質的系統中至關重要，例如：

數據中心互連，其中長距離的 PCB 走線和電纜會帶來顯著的信號損失

高速內存接口，例如 DDR、LPDDR 和 GDDR，其中緊張的時序裕度要求精確的信號調節(jié)

汽車以太網和信息娛樂系統，其中均衡可確保在雙絞線電纜上的可靠通信

通過將信號完整性仿真與均衡和信道建模集成在一起，您可以在具有挑戰(zhàn)性的物理約束下設計出滿足性能目標的系統。

信號完整性分析中的合規(guī)性和標準驗證

在電子行業(yè)，確保符合行業(yè)標準是信號完整性分析的關鍵部分。隨著數據傳輸速率提高和協議變得日益復雜，驗證設計是否滿足行業(yè)規(guī)范對于數據傳輸可靠性和產品認證至關重要。

使用 MATLAB 和 Simulink，您可以針對廣泛的高速接口標準執(zhí)行自動化合規(guī)性檢查，包括：

PCI Express (PCIe)

USB 3.x 和 USB4

光學互聯網論壇 (OIF) 和 IEEE 802.3 以太網

DDR/LPDDR/GDDR 內存接口

汽車以太網和 MIPI 標準

這些工具使您能夠仿真真實工況、生成眼圖并評估抖動、噪聲裕度和誤碼率，以確保設計滿足所需的閾值。這種級別的信號完整性仿真可幫助您在硬件測試之前識別和解決問題，降低代價高昂的重新設計或合規(guī)性失敗的風險。

實際應用

合規(guī)性驗證在強制要求互操作性和認證的行業(yè)中尤為重要，例如：

消費電子，其中設備必須通過 USB 合規(guī)性測試才能上市

汽車系統，其中以太網和 MIPI 接口必須滿足嚴格的 EMI 和時序標準

企業(yè)網絡和存儲，其中 PCIe 和高速內存接口必須在重數據負載下提供一致的性能

通過將合規(guī)性驗證集成到高速數字設計工作流中，您可以確保產品不僅功能正常，而且符合標準并準備好全球部署。

信號完整性分析度量和可視化

在高速數字設計中，信號在傳輸過程中必須保持完整，以實現良好的信號完整性性能。常用的度量和可視化包括：

電壓裕度：電壓裕度用于測量信號振幅和信號噪聲裕度之間的差異。電壓裕度應足夠高，才能確保信號可以在接收機處可靠地解調。

時序分析：此度量涉及計算信號的上升和下降時間、傳播延遲和抖動。您可以利用時序分析來評估設計的時序預算，并確保信號在要求的時序窗口內轉換。

抖動：抖動是信號時序隨時間的變化。引起抖動的原因可能有很多，包括信號失真、串擾、電源噪聲和衰減。您可以使用抖動直方圖和眼圖，識別和分析高速數字系統中的抖動。

眼圖：眼圖用于分析信號性能隨時間的變化，并識別潛在的信號完整性問題。它們涉及繪制信號振幅隨時間變化的圖，通常采用直方圖形式。這種可視化方法有助于全面了解信號的行為，包括抖動、噪聲和時序問題。

誤碼率：BER 是用于計算數據流中的錯誤位數量的指標。BER 值越高，信號完整性就越差。您可以使用 BER 來量化設計的信號完整性性能，然后優(yōu)化設計以降低 BER。

衰減：衰減用于衡量信號隨距離或時間變化而產生的損失。如果衰減程度高，則可能會導致信號失真和信號故障。您可以使用衰減測量值來評估信號的性能，并設計傳輸線和電路以最大限度地減少衰減。

串擾：串擾指一個信號的電場對相鄰信號產生的噪聲干擾。您可以使用串擾測量值來評估信道之間的干擾程度，計算串擾耦合系數，并確定降低串擾程度的設計方法。

時域反射計 (TDR)：TDR 通過將信號的輸出與從線路末端反射的輸入信號進行比較來測量傳輸線的阻抗。這種方法有助于確定傳輸線上的阻抗變化情況和信號完整性問題。

信道操作裕量 (COM)：COM 用于量化設計中信號眼圖與最差減損下的影響之間的裕度。COM 可幫助您評估設計中的信號完整性性能，并確定需要改進的地方。

波形示例，顯示在 Signal Integrity Toolbox 的并行鏈路設計器中測量的閾值和參數。（點擊“閱讀原文“獲取文檔鏈接）

PAM3 眼圖用 Signal Integrity Toolbox 創(chuàng)建，顯示在信號完整性查看器中。（點擊“閱讀原文“獲取文檔鏈接）

使用 MATLAB 和 Simulink 進行信號完整性分析

為了主動應對這些挑戰(zhàn)，您可以使用 MATLAB 和 Simulink 進行信號完整性分析。通過對整個系統進行建模和仿真，您可以在構建物理原型之前檢測眼圖閉合、抖動、誤碼率過高及其他潛在問題。這種虛擬測試使您能夠設計和驗證均衡方法、優(yōu)化高速鏈路并確保整體信號質量，從而在開發(fā)周期中節(jié)省大量時間和資源。

通過使用 MATLAB 和 Simulink 產品進行信號完整性分析，您可以執(zhí)行：

高速設計中的布局前分析：在 PCB 布局開始之前，通過仿真和建模盡早識別并解決潛在信號完整性問題。

布局后驗證：使用布局后 PCB 信號完整性驗證來驗證真實信號行為并檢測布局引起的問題。

均衡和信道建模：設計和仿真均衡策略，以減輕信號失真并在有損信道上保持數據完整性。

合規(guī)性和標準驗證：通過自動化合規(guī)測試和仿真，確保您的設計符合 PCIe、USB 和 DDR 等行業(yè)標準。

Signal Integrity Toolbox、SerDes Toolbox、RF PCB Toolbox 和 Mixed-Signal Blockset 提供了從系統的布局前分析到布局后驗證等諸多功能，同時可生成可視化結果，如眼圖、波形圖、頻譜圖、眼圖輪廓和時鐘偏移預算分析。這些工具提供了全面的方法，用于防止數據通信系統或高速電子設備出現問題。