晶圓級(jí) SRAM 實(shí)測(cè)數(shù)據(jù)表明：由存取干擾導(dǎo)致的位失效數(shù)量，與單純基于本征器件波動(dòng)的預(yù)測(cè)結(jié)果存在顯著偏差。失效分析表明，SRAM 位單元 NFET 存在隨機(jī)離散缺陷，導(dǎo)致閾值電壓出現(xiàn)統(tǒng)計(jì)性負(fù)向偏移。本研究開發(fā)出新型良率建模方法，將隨機(jī)離散缺陷注入 SRAM 良率預(yù)測(cè)。實(shí)踐表明，基于Solido Design Environment (Solido DE) 的新型位失效預(yù)測(cè)方法與硅實(shí)測(cè)數(shù)據(jù)幾乎完全吻合。

GlobalFoundries 推出的12nm技術(shù)在全球半導(dǎo)體市場(chǎng)上取得了顯著的成功。該技術(shù)平臺(tái)提供的一種流行產(chǎn)品是 SRAM（靜態(tài)隨機(jī)存取存儲(chǔ)器）。該產(chǎn)品提供各種 SRAM 位單元，以滿足不同的應(yīng)用和功率/性能/密度規(guī)格。然而，對(duì)于更小的位單元足跡和更高性能的追求從未停歇。在一次開發(fā)高性能、高密度6T SRAM 位單元的項(xiàng)目中，用于技術(shù)開發(fā)的晶圓出現(xiàn)意外的良率下降。失效分析鎖定“隨機(jī)離散缺陷”為根本原因，該缺陷特異性地引發(fā)位單元中下拉晶體管（PD）與傳輸門（PG）的 NFET 閾值電壓異常偏移。上拉晶體管 (PU) PFET 器件對(duì)此類隨機(jī)缺陷具有完全免疫特性。缺陷的微觀物理機(jī)制對(duì)本研究關(guān)注的電路級(jí)失效模式無顯著影響，故不納入本次失效模型構(gòu)建。本文展示的新建模技術(shù)方法引入隨機(jī)離散缺陷，利用 Solido Design Environment 的先進(jìn)良率預(yù)測(cè)方法來準(zhǔn)確預(yù)測(cè)晶圓良率，并與從功能測(cè)試中獲得的硅片實(shí)測(cè)數(shù)據(jù)幾乎完全吻合。

SRAM 失效分類

SRAM 失效主要分為兩類：一類是硬失效，由不可逆結(jié)構(gòu)性損傷引起且通常具有電壓弱相關(guān)性；另一類是軟失效，與本征隨機(jī)摻雜漲落 (RDF)、全局工藝波動(dòng)（如批次間、晶圓間及晶圓內(nèi)變化）以及局部工藝波動(dòng)（如器件失配）等因素相關(guān)。軟失效通常具有電壓強(qiáng)相關(guān)性，這意味著當(dāng)我們?cè)黾?a target="_blank">電源電壓時(shí)，位失效會(huì)逐漸消失并趨于零。常見的軟失效是存取干擾失效或讀取干擾失效，其中存儲(chǔ)節(jié)點(diǎn)的數(shù)據(jù)在讀取操作期間發(fā)生翻轉(zhuǎn)。在讀取周期中，首先將兩條位線預(yù)充電到電源電壓并激活字線過驅(qū)動(dòng)（PG 器件的柵極）來讀取存儲(chǔ)在位單元中的數(shù)據(jù)。假設(shè)位單元的左節(jié)點(diǎn)存儲(chǔ) 0（PD 導(dǎo)通、PU 關(guān)斷），右節(jié)點(diǎn)存儲(chǔ) 1（PD 關(guān)斷、PU 導(dǎo)通）。在讀取操作期間，位線通過由傳輸門和下拉管構(gòu)成的分壓器放電，并在共用節(jié)點(diǎn)處產(chǎn)生小電壓幅值。如果傳輸門比下拉管導(dǎo)通能力強(qiáng)，這個(gè)電壓值會(huì)高一些；如果下拉管導(dǎo)通能力強(qiáng)，上拉管導(dǎo)通能力弱，這個(gè)電壓值就足以激活下拉管，并且存儲(chǔ)在位單元中的數(shù)據(jù)發(fā)生翻轉(zhuǎn)或干擾。通常，當(dāng) NFET 導(dǎo)通能力更強(qiáng)（閾值電壓低于目標(biāo)值）而 PFET 導(dǎo)通能力更弱（閾值電壓高于目標(biāo)值）時(shí)，SRAM 存儲(chǔ)器受限于讀取失效。

實(shí)測(cè)數(shù)據(jù)

本研究使用了三個(gè)批次，每個(gè)批次有兩個(gè)晶圓，每個(gè)晶圓上大約有150個(gè)晶片，每個(gè)晶片上有一個(gè) 128Mb 的 SRAM 陣列。對(duì)晶圓進(jìn)行了閾值電壓的電性測(cè)試，隨后進(jìn)行功能良率測(cè)試，結(jié)果表明 NFET 的閾值電壓控制良好，而 PFET 則相對(duì)較弱。所有晶圓都顯示“讀取失效受限”行為。

預(yù)測(cè)方法

當(dāng)晶圓被判定為讀取失效主導(dǎo)型缺陷分布時(shí)，我們就可以通過僅模擬讀取失效或訪問干擾失效來預(yù)測(cè)最低工作電壓。本項(xiàng)研究搭建了 SPICE 仿真驗(yàn)證平臺(tái)，用于模擬讀失效。在驗(yàn)證平臺(tái)中施加閾值電壓 (Vt) 調(diào)整，以校準(zhǔn)模型，使其與電性測(cè)試獲得的 Vt 數(shù)據(jù)一致。電性測(cè)試同時(shí)獲取局部及全局閾值電壓的波動(dòng)特性，驗(yàn)證平臺(tái)亦據(jù)此對(duì)模型進(jìn)行了相應(yīng)校準(zhǔn)。在 Solido Design Environment 軟件中打開校準(zhǔn)平臺(tái)，并在多個(gè)電源電壓 (Vdd) 下運(yùn)行 High-Sigma Verifier，以確定電路在各電壓工作點(diǎn)下的失效西格瑪。使用行業(yè)標(biāo)準(zhǔn)泊松方程和陣列大小作為輸入，將失效西格瑪轉(zhuǎn)換為失效數(shù)。將預(yù)測(cè)的失效數(shù)量與硅片實(shí)測(cè)數(shù)據(jù)中的失效數(shù)量進(jìn)行對(duì)比繪圖，并據(jù)此確定最小工作電壓 Vmin，即每顆芯片平均失效數(shù)小于1所對(duì)應(yīng)的電源電壓 Vdd。在最初開展該預(yù)測(cè)時(shí)，所有三個(gè)晶圓批次的預(yù)測(cè) Vmin 與實(shí)測(cè)值之間均存在超過 20mV 的顯著偏差。盡管已知存在一種隨機(jī)離散缺陷，會(huì)導(dǎo)致 NFET 導(dǎo)通能力更強(qiáng)并引發(fā)讀干擾失效，但該缺陷的影響尚未量化，其對(duì) Vmin 造成的具體退化程度也尚不清楚。

▲圖 1：實(shí)測(cè)缺陷概率分布

隨機(jī)離散缺陷分布

通過深入的數(shù)據(jù)挖掘、納米探針分析及失效位元的系統(tǒng)研究，建立了該隨機(jī)離散缺陷的概率分布模型。如圖 1 所示，該缺陷對(duì) NFET 閾值電壓 (Vt) 的影響呈指數(shù)分布。然而，當(dāng)缺陷引起的閾值電壓 (Vt) 退化程度不足以使其偏離正常器件的正態(tài)分布范圍時(shí)，便難以將受缺陷影響的器件與常規(guī)器件區(qū)分開來。因此，只有那些偏離均值超過 7 個(gè)標(biāo)準(zhǔn)差的極值統(tǒng)計(jì)樣本可用于推導(dǎo)缺陷密度，并通過外推插值將曲線延伸至缺陷密度與正態(tài)分布尾端收斂相交的點(diǎn)。

在模型卡中注入缺陷參數(shù)

為在器件模型中反映該缺陷，需引入一個(gè)額外變量以降低 NFET 的閾值電壓。本研究通過引入模型參數(shù) dvtshift 來實(shí)現(xiàn)上述目的。本研究進(jìn)一步采用內(nèi)置的對(duì)數(shù)正態(tài)分布，并對(duì)其進(jìn)行擬合、變量變換及取值限幅，最終構(gòu)建出與實(shí)測(cè)所得指數(shù)型缺陷密度分布高度吻合的概率模型。

該方法采用以下步驟引入呈指數(shù)分布的缺陷：

1通過 agauss(x, y) 函數(shù)引入一個(gè)正態(tài)分布變量，其中 x 為均值，y 為絕對(duì)偏差。在統(tǒng)計(jì)軟件（如 Excel、Mathcad 等）中，以對(duì)數(shù)正態(tài)分布的形式繪制該變量。

2調(diào)整參數(shù) x 和 y，使該變量在分布圖中呈現(xiàn)出與目標(biāo)缺陷分布相近的斜率和位置。

3接下來，調(diào)整常數(shù) c，將變量分布沿水平軸 (ΔVt) 平移，使其與缺陷分布重合。

4最后，在變量分布與本征器件分布相交處對(duì)其進(jìn)行截?cái)唷?/p>

5經(jīng)上述步驟，所得變量分布與目標(biāo)缺陷分布高度吻合。接下來，可直接將該變量通過dvtshift 參數(shù)引入模型卡，以降低 NFET 的閾值電壓 (Vt)。

有關(guān)說明，請(qǐng)參見圖 2

▲圖 2：施加 Vt 調(diào)整以注入常規(guī)器件模型

缺陷注入后的仿真失效計(jì)數(shù)

基于引入該缺陷的模型卡，在多個(gè)電壓下重新仿真位單元的失效西格瑪。將西格瑪點(diǎn)轉(zhuǎn)換為失效計(jì)數(shù)，并與硅片實(shí)測(cè)數(shù)據(jù)進(jìn)行對(duì)比繪圖，結(jié)果如圖 3 所示。預(yù)測(cè)的 Vmin 與實(shí)測(cè) Vmin 之間的偏差在所有三個(gè)晶圓批次下現(xiàn)在都變得更小 (<10mV)，這個(gè)偏差幅度對(duì)于 Vmin 預(yù)測(cè)來說是可以接受的。仿真得到的失效計(jì)數(shù)斜率也與硅片實(shí)測(cè)數(shù)據(jù)更加吻合。

▲圖 3：引入和不引入離散缺陷的仿真失效計(jì)數(shù)與硅片實(shí)測(cè)數(shù)據(jù)失效計(jì)數(shù)（3個(gè)批次）的對(duì)比

計(jì)算資源

生成每個(gè)西格瑪數(shù)據(jù)點(diǎn)所需的平均仿真次數(shù)增加了42%。此現(xiàn)象符合預(yù)期，因?yàn)槟Ｐ涂ㄖ幸肓艘粋€(gè)呈指數(shù)分布變化的參數(shù)，為捕捉在讀干擾仿真中失效的極值統(tǒng)計(jì)樣本，必須運(yùn)行更多仿真。得益于AI技術(shù)的應(yīng)用，High-Sigma Verifier 本身并未需要成比例地增加計(jì)算資源或運(yùn)行時(shí)間。相反，在工具實(shí)例數(shù)量不變的情況下，每個(gè)西格瑪數(shù)據(jù)點(diǎn)的平均計(jì)算時(shí)間僅增加了 14%。鑒于所獲得的精度提升和更可靠的預(yù)測(cè)結(jié)果，這一額外開銷是完全可接受的。

在 Solido Design Environment中啟用人工智能

Solido High-Sigma Verifier 采用人工智能技術(shù)，在確保與暴力蒙特卡洛仿真精度一致的前提下，將工藝波動(dòng)感知的高西格瑪驗(yàn)證效率提升數(shù)個(gè)數(shù)量級(jí)。該技術(shù)使用戶能夠在遠(yuǎn)短于暴力蒙特卡洛仿真方法的運(yùn)行時(shí)間內(nèi)，完成 3σ、4σ、5σ、6σ 及更高西格瑪?shù)尿?yàn)證，并提供可驗(yàn)證的 SPICE 精度結(jié)果。High-Sigma Verifier 輸出快照如下圖 4 所示。

▲圖 4：Solido High-Sigma Verifier 的輸出，顯示了暴力蒙特卡洛仿真準(zhǔn)確的高西格瑪驗(yàn)證

實(shí)踐證明，本文提出的 Solido 方法是一種有效的預(yù)測(cè)手段，可顯著提升對(duì)符合指數(shù)分布的工藝缺陷硅晶圓的失效計(jì)數(shù)預(yù)測(cè)精度——該缺陷僅通過引發(fā)閾值電壓時(shí)變漂移發(fā)揮作用。由此可推知，只要具備足量的合理數(shù)據(jù)以構(gòu)建該缺陷的分布模型，該方法即可適用于良率預(yù)測(cè)中各類隨機(jī)離散缺陷的注入。