探究PLL1705與PLL1706：3.3V雙PLL多時(shí)鐘發(fā)生器的卓越性能

在電子設(shè)備的復(fù)雜世界中，時(shí)鐘發(fā)生器就像是設(shè)備的“心臟起搏器”，為整個(gè)系統(tǒng)提供穩(wěn)定而精準(zhǔn)的時(shí)鐘信號(hào)。今天，我們就來深入探討一下德州儀器（Texas Instruments）推出的兩款低相位噪聲、高性能的3.3V雙PLL多時(shí)鐘發(fā)生器——PLL1705和PLL1706。

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輸入輸出特性

PLL1705和PLL1706采用27 - MHz主時(shí)鐘輸入，能產(chǎn)生多個(gè)系統(tǒng)時(shí)鐘輸出。以音頻系統(tǒng)時(shí)鐘為例，SCKO0固定為33.8688 MHz，SCKO1可在44.1 kHz時(shí)進(jìn)行頻率選擇（16.9344 MHz或33.8688 MHz），SCKO2為256 fS，SCKO3為384 fS，并且支持多種采樣頻率（32、44.1、48、64、88.2、96 kHz）。這樣豐富的輸出選擇，能滿足不同音頻設(shè)備對(duì)時(shí)鐘頻率的多樣化需求。

誤差與抖動(dòng)控制

這兩款芯片的輸出時(shí)鐘具有零PPM誤差，典型的時(shí)鐘抖動(dòng)僅為50 ps，確保了輸出時(shí)鐘的高精度和穩(wěn)定性。在對(duì)時(shí)鐘精度要求極高的音頻DAC和ADC等設(shè)備中，這樣低的抖動(dòng)性能顯得尤為重要，能有效減少信號(hào)失真，提升音頻質(zhì)量。

電源與控制方式

它們采用3.3V單電源供電，降低了功耗和設(shè)計(jì)復(fù)雜度。PLL1705支持并行控制，適合需要快速響應(yīng)和簡(jiǎn)單控制邏輯的應(yīng)用場(chǎng)景；而PLL1706則支持串行控制，更便于與微控制器等設(shè)備進(jìn)行通信，實(shí)現(xiàn)靈活的配置和控制。

電氣特性詳解

數(shù)字輸入輸出

數(shù)字輸入輸出方面，輸入邏輯與CMOS兼容，具有明確的輸入電壓范圍（VIH為0.7VDD，VIL為0.3VDD）和輸入電流限制（IIH和IIL）。輸出邏輯同樣為CMOS，輸出電壓和電流也有相應(yīng)的規(guī)格要求（如VOH、VOL），以確保與其他數(shù)字電路的良好兼容性。

主時(shí)鐘特性

主時(shí)鐘頻率穩(wěn)定在27 MHz左右（26.73 - 27.27 MHz），輸入電平（VIH、VIL）和輸入電流（IIH、IIL）都有嚴(yán)格的范圍限制。輸出電壓為3.5 Vp - p，上升時(shí)間和下降時(shí)間均為2.0 ns，占空比在45% - 55%（晶體振蕩）或50%（外部時(shí)鐘）之間，時(shí)鐘抖動(dòng)典型值為50 ps，上電時(shí)間為0.5 - 1.5 ms。這些特性保證了主時(shí)鐘信號(hào)的質(zhì)量和穩(wěn)定性。

PLL交流特性

PLL交流特性方面，不同的系統(tǒng)時(shí)鐘輸出頻率根據(jù)采樣頻率進(jìn)行調(diào)整，輸出上升時(shí)間和下降時(shí)間均為2.0 ns，占空比在45% - 55%之間，輸出時(shí)鐘抖動(dòng)在50 - 100 ps之間。頻率穩(wěn)定時(shí)間和上電時(shí)間也有明確的規(guī)格，確保了系統(tǒng)時(shí)鐘的快速穩(wěn)定和可靠運(yùn)行。

引腳功能與連接

引腳功能

芯片的引腳功能豐富多樣，包括模擬地（AGND）、數(shù)字地（DGND1 - 3）、電源引腳（VCC、VDD1 - 3）、時(shí)鐘輸出引腳（MCKO1、MCKO2、SCKO0 - 3）以及控制引腳（FS1、FS2、SR、CSEL等）。每個(gè)引腳都有其特定的功能，例如CSEL用于SCKO1頻率選擇控制，F(xiàn)S1和FS2在PLL1705中用于采樣頻率組控制，在PLL1706中則用于串行控制的數(shù)據(jù)輸入和位時(shí)鐘輸入。

連接注意事項(xiàng)

在連接時(shí)，要注意電源的旁路電容選擇和布局，建議使用一個(gè)公共接地連接以避免閂鎖或其他電源相關(guān)問題。對(duì)于主時(shí)鐘輸入，可以選擇晶體振蕩器或外部時(shí)鐘輸入，但如果使用外部時(shí)鐘，XT2必須開路。同時(shí)，為了避免影響PLL1705/6的抖動(dòng)性能，建議在所有輸出時(shí)鐘上使用外部緩沖器。

工作原理剖析

時(shí)鐘生成機(jī)制

PLL1705/6由雙PLL時(shí)鐘和主時(shí)鐘發(fā)生器組成，從27 - MHz主時(shí)鐘生成四個(gè)系統(tǒng)時(shí)鐘和兩個(gè)緩沖的27 - MHz時(shí)鐘。主時(shí)鐘可以是晶體振蕩器或外部輸入，通過PLL的相位檢測(cè)、環(huán)路濾波和VCO等環(huán)節(jié)，實(shí)現(xiàn)對(duì)系統(tǒng)時(shí)鐘頻率的精確控制。

控制模式

PLL1705采用并行控制模式，通過FS1、FS2和SR引腳進(jìn)行采樣頻率組選擇和采樣率選擇；PLL1706采用串行控制模式，通過ML、MC和MD三個(gè)引腳進(jìn)行控制，通過16位程序寄存器實(shí)現(xiàn)各種功能的配置，如時(shí)鐘輸出的使能/禁用、采樣頻率和采樣率的選擇等。

應(yīng)用領(lǐng)域與優(yōu)勢(shì)

應(yīng)用場(chǎng)景

PLL1705和PLL1706在MPEG - 2應(yīng)用中表現(xiàn)出色，如DVD播放器、多媒體PC的DVD附加卡、數(shù)字HDTV系統(tǒng)和機(jī)頂盒等。它們能從27 - MHz視頻時(shí)鐘為CD - DA DSP、DVD DSP、卡拉OK DSP和DAC等提供音頻系統(tǒng)時(shí)鐘，滿足這些設(shè)備對(duì)時(shí)鐘信號(hào)的高精度和穩(wěn)定性要求。

優(yōu)勢(shì)體現(xiàn)

這兩款芯片通過消除外部組件，為客戶節(jié)省了成本和空間，同時(shí)實(shí)現(xiàn)了高性能音頻DAC和ADC所需的極低抖動(dòng)性能。在實(shí)際應(yīng)用中，它們能有效提升音頻設(shè)備的音質(zhì)和穩(wěn)定性，為用戶帶來更好的使用體驗(yàn)。

作為電子工程師，在設(shè)計(jì)相關(guān)音頻設(shè)備時(shí)，我們需要充分考慮PLL1705和PLL1706的這些特性和優(yōu)勢(shì)，根據(jù)具體的應(yīng)用需求選擇合適的芯片和控制方式，合理進(jìn)行引腳連接和電路布局，以確保設(shè)備的性能和穩(wěn)定性。你在實(shí)際應(yīng)用中是否遇到過類似時(shí)鐘發(fā)生器的設(shè)計(jì)挑戰(zhàn)呢？又是如何解決的呢？歡迎在評(píng)論區(qū)分享你的經(jīng)驗(yàn)和見解。