MAX5062/MAX5063/MAX5064：125V/2A高速半橋MOSFET驅(qū)動(dòng)器深度解析

在電子工程領(lǐng)域，MOSFET驅(qū)動(dòng)器的性能對(duì)于電源轉(zhuǎn)換和電機(jī)控制等應(yīng)用至關(guān)重要。今天，我們就來詳細(xì)探討一下MAXIM公司的MAX5062/MAX5063/MAX5064這三款125V/2A高速半橋MOSFET驅(qū)動(dòng)器。

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一、產(chǎn)品概述

MAX5062/MAX5063/MAX5064是為高壓應(yīng)用設(shè)計(jì)的高頻、125V半橋n溝道MOSFET驅(qū)動(dòng)器，能夠獨(dú)立控制高端和低端MOSFET。其輸入到輸出的典型傳播延遲為35ns，且驅(qū)動(dòng)器之間的傳播延遲匹配在3ns（典型值）以內(nèi)。這種低且匹配的傳播延遲，加上高源/灌電流能力和熱增強(qiáng)封裝，使這些器件非常適合用于高功率、高頻的電信電源轉(zhuǎn)換器。125V的最大輸入電壓范圍，為電信標(biāo)準(zhǔn)中100V的輸入瞬態(tài)要求提供了充足的余量。此外，片上可靠的自舉二極管連接在VDD和BST之間，無需外部離散二極管。

二、產(chǎn)品特性亮點(diǎn)

2.1 高電壓與寬電壓范圍

• 高達(dá)125V的輸入操作能力，8V至12.6V的VDD輸入電壓范圍，能適應(yīng)多種復(fù)雜的電源環(huán)境。

  2.2 強(qiáng)大的驅(qū)動(dòng)能力

• 2A的峰值源和灌電流驅(qū)動(dòng)能力，可快速驅(qū)動(dòng)MOSFET，提高開關(guān)速度。

  2.3 低延遲與匹配性

• 典型35ns的傳播延遲，且驅(qū)動(dòng)器之間保證8ns的傳播延遲匹配，確保高端和低端MOSFET的同步性。

  2.4 可編程功能

• MAX5064具有可編程的先斷后通（BBM）時(shí)序，可在16ns至95ns之間進(jìn)行編程，有效避免直通電流。

  2.5 高頻性能

• MAX5064在驅(qū)動(dòng)100nC柵極電荷時(shí)，組合開關(guān)頻率可達(dá)1MHz。

  2.6 多種邏輯輸入類型

• 提供CMOS（VDD / 2）或TTL邏輯電平輸入，并帶有遲滯功能，適應(yīng)不同的控制信號(hào)。

  2.7 低功耗與小尺寸

• 低200μA的電源電流，且有8引腳SO、熱增強(qiáng)SO和12引腳薄QFN等多種封裝可供選擇。

三、應(yīng)用場(chǎng)景廣泛

3.1 電信電源領(lǐng)域

• 適用于電信半橋電源、全橋轉(zhuǎn)換器、有源鉗位正激轉(zhuǎn)換器等，其高電壓、低延遲和高驅(qū)動(dòng)能力能夠滿足電信設(shè)備對(duì)電源穩(wěn)定性和高效性的要求。

  3.2 電力轉(zhuǎn)換領(lǐng)域

• 可用于雙開關(guān)正激轉(zhuǎn)換器和電源模塊，提高電源轉(zhuǎn)換效率，減少能量損耗。

  3.3 電機(jī)控制領(lǐng)域

• 能夠快速準(zhǔn)確地控制電機(jī)的開關(guān)，實(shí)現(xiàn)電機(jī)的高效運(yùn)行。

四、電氣特性詳解

4.1 電源供應(yīng)特性

• 工作電壓范圍：其工作電源電壓范圍為 8V 至 12.6V，能適應(yīng)多種電源環(huán)境。不過要注意，VDD 到地或 BST 到 HS 的電壓不能超過 13.2V，否則可能損壞器件。
• 靜態(tài)和工作電流：不同型號(hào)在靜態(tài)（無開關(guān)動(dòng)作）和工作（500kHz 開關(guān)頻率、VDD = +12V 等條件下）時(shí)的電源電流有所差異。例如，MAX5062/MAX5063 的 VDD 靜態(tài)電流典型值為 70μA，最大值 140μA；而 MAX5064_ 的 VDD 靜態(tài)電流典型值為 120μA，最大值 260μA。工作電流方面，當(dāng)開關(guān)頻率為 500kHz、VDD = +12V 時(shí)，VDD 和 BST 的工作電流最大值均為 3mA。
• 欠壓鎖定（UVLO）：高低側(cè)驅(qū)動(dòng)器都具備欠壓鎖定功能。低側(cè)驅(qū)動(dòng)器的 UVLO_LOW 閾值以地為參考，當(dāng) VDD 低于 6.8V 時(shí)，兩個(gè)驅(qū)動(dòng)器輸出拉低；高側(cè)驅(qū)動(dòng)器有自己的 UVLO_HIGH 閾值，以 HS 為參考，當(dāng) BST 相對(duì)于 HS 低于 6.4V 時(shí)，DH 拉低。UVLO 典型滯回值為 0.5V。這一特性在實(shí)際應(yīng)用中能有效防止設(shè)備在低電壓下不穩(wěn)定工作，提高了系統(tǒng)的可靠性。但在選擇外部電容時(shí)要謹(jǐn)慎，比如選擇約為 MOSFET 總柵極電容 20 倍的電容，避免 DH 輸出在開關(guān)時(shí)出現(xiàn)意外振蕩。

4.2 邏輯輸入特性

• 輸入邏輯電平：MAX5062/MAX5064A 采用 CMOS (VDD / 2) 邏輯輸入，而 MAX5063/MAX5064B 具有 TTL 兼容邏輯輸入。邏輯輸入信號(hào)獨(dú)立于 VDD，可承受最高 15V 的電壓尖峰，能適配不同的邏輯信號(hào)源，為設(shè)計(jì)帶來了很大的靈活性。
• 輸入滯后：TTL 和 CMOS 邏輯輸入分別具有 400mV 和 1.6V 的滯后，能夠有效避免信號(hào)轉(zhuǎn)換過程中的雙脈沖問題，提高了系統(tǒng)的抗干擾能力。
• 輸入阻抗和電容：邏輯輸入為高阻抗引腳，輸入電容低至 2.5pF，減少了負(fù)載，提高了開關(guān)速度。同時(shí)非反相輸入通過 1MΩ 電阻內(nèi)部下拉至地，反相輸入通過 1MΩ 電阻內(nèi)部上拉至 VDD，避免輸入引腳浮空導(dǎo)致的不穩(wěn)定。

4.3 驅(qū)動(dòng)器輸出特性

• 輸出電阻：高低側(cè)驅(qū)動(dòng)器輸出級(jí)采用低 RDS_ON 的 p 通道和 n 通道器件（圖騰柱結(jié)構(gòu)），在不同溫度和負(fù)載條件下，輸出電阻有所不同。例如，當(dāng) VDD = 12V、驅(qū)動(dòng) 100mA 電流時(shí)，在 +25°C 和 +125°C 下，高側(cè)驅(qū)動(dòng)器的源極輸出電阻 RON_HP 分別典型為 2.5Ω 和 3.3Ω，漏極輸出電阻 RON_HN 分別典型為 2.1Ω 和 2.8Ω；低側(cè)驅(qū)動(dòng)器類似。較低的輸出電阻意味著更高的源極和漏極電流以及更快的開關(guān)速度。
• 峰值輸出電流：典型峰值源極和漏極電流為 2A，能夠?yàn)?MOSFET 提供足夠的驅(qū)動(dòng)能力，確保 MOSFET 快速開關(guān)。
• 擊穿前導(dǎo)通邏輯：內(nèi)部 p 通道和 n 通道 MOSFET 具有 1ns 的擊穿前導(dǎo)通邏輯，避免了它們之間的交叉導(dǎo)通，減少了直通電流，降低了工作電源電流以及 VDD 上的尖峰，提高了系統(tǒng)效率和穩(wěn)定性。

4.4 內(nèi)部自舉二極管特性

• 內(nèi)部二極管連接在 VDD 和 BST 之間，與外部連接在 BST 和 HS 之間的自舉電容配合使用。當(dāng) DL 低側(cè)開關(guān)導(dǎo)通時(shí)，二極管從 VDD 為電容充電；當(dāng)高側(cè)驅(qū)動(dòng)器導(dǎo)通，HS 被拉高時(shí)，二極管隔離 VDD。其典型正向壓降為 0.9V，典型關(guān)斷/導(dǎo)通時(shí)間為 10ns。若需要更低的 VDD 到 BST 壓降，可以在 VDD 和 BST 之間連接外部肖特基二極管。

4.5 開關(guān)特性

• 上升和下降時(shí)間：在不同負(fù)載電容下，驅(qū)動(dòng)器的上升和下降時(shí)間不同。例如，當(dāng)負(fù)載電容 CL = 1000pF 時(shí)，上升和下降時(shí)間典型值約為 7ns；當(dāng) CL = 5000pF 時(shí)，變?yōu)榧s 33ns；CL = 10000pF 時(shí)，約為 65ns。
• 導(dǎo)通和關(guān)斷傳播延遲時(shí)間：對(duì)于 CMOS 和 TTL 輸入類型，在 CL = 1000pF 條件下，導(dǎo)通和關(guān)斷傳播延遲時(shí)間不同。CMOS 輸入時(shí)典型為 30ns，最大值 55ns；TTL 輸入時(shí)典型為 35ns，最大值 63ns。并且驅(qū)動(dòng)器之間的延遲匹配在 8ns 以內(nèi)，確保了高低側(cè)驅(qū)動(dòng)器的同步性。
• 擊穿前導(dǎo)通時(shí)間調(diào)整（僅 MAX5064）：該功能可將高低側(cè)開關(guān)之間的延遲（擊穿前導(dǎo)通時(shí)間 tBBM）從 16ns 調(diào)整到 95ns，通過連接 10kΩ 到 100kΩ 的電阻到 BBM 引腳實(shí)現(xiàn)。計(jì)算公式為 (t{BBM}=8 ns times(1 + R{BBM} / 10 kΩ))，延遲匹配誤差計(jì)算公式為 (t_{BBMERROR } = 0.15 × t{BBM}+t{MATCH }) ，其中 (t{MATCH }) 為傳播延遲匹配。這一功能有效避免了半橋和同步降壓拓?fù)渲懈叩蛡?cè)開關(guān)同時(shí)導(dǎo)通產(chǎn)生的直通電流問題，但在低 tBBM 值時(shí)，由于 BBM 模塊中固定比較器延遲的存在，會(huì)有較高的百分比誤差。

4.6 最小脈沖寬度

• 采用單觸發(fā)電平轉(zhuǎn)換器架構(gòu)來實(shí)現(xiàn)低傳播延遲，但會(huì)導(dǎo)致輸出端出現(xiàn)最小（高或低）脈沖寬度。為避免在低占空比窄脈沖時(shí)無外部 BBM 延遲情況下出現(xiàn)直通，DH 最小高脈沖寬度要低于 DL 最小低脈沖寬度；在高占空比（接近 100%）時(shí)，DH 最小低脈沖寬度必須高于 DL 最小低脈沖寬度以避免重疊和直通。在沒有外部 BBM 延遲的情況下，MAX5062/MAX5063/MAX5064 可能會(huì)有大約 40ns 的重疊，因此建議在 INH 路徑中添加外部延遲，確保 INH 處看到的最小低脈沖寬度始終長于 tPW - MIN 。

五、設(shè)計(jì)注意事項(xiàng)

5.1 電源旁路和接地

• 電源旁路和接地處理不當(dāng)，會(huì)導(dǎo)致電源下降和接地偏移，影響驅(qū)動(dòng)器的延遲和過渡時(shí)間，甚至干擾其他共享交流接地回路的電路。因此，要在盡可能靠近器件的位置并聯(lián)一個(gè)或多個(gè) 0.1μF 陶瓷電容，將 VDD 旁路到地（MAX5062/MAX5063）或 PGND（MAX5064），并使用接地平面來減小接地回路電阻和串聯(lián)電感。同時(shí)，將外部 MOSFET 盡可能靠近 MAX5062/MAX5063/MAX5064 放置，以進(jìn)一步減小電路板電感和交流路徑電阻。

  5.2 功率耗散

• 器件的功率耗散主要來自內(nèi)部升壓二極管、nMOS 和 pMOS FET 的功率損耗。對(duì)于電容性負(fù)載，總功率耗散計(jì)算公式為 (P{D}=(C{L} × V{D D}^{2} × f{S W})+(I{D D O}+I{B S T O}) × V{D D}) ，使用內(nèi)部升壓二極管時(shí)的功耗與使用外部肖特基二極管時(shí)不同。在實(shí)際應(yīng)用中，要根據(jù)不同的封裝規(guī)格，將總功耗控制在最大允許值以下，例如 12 引腳 TQFN 封裝在 (T{A}=+70^{circ}C) 環(huán)境下最大允許功耗為 1.951W。

  5.3 電路板布局

• 由于驅(qū)動(dòng)器在開關(guān) MOSFET 柵極處產(chǎn)生大電流以形成快速上升和下降沿，高 di/dt 效應(yīng)會(huì)導(dǎo)致嚴(yán)重的振鈴問題。因此在設(shè)計(jì) PCB 時(shí)，要確保 VDD 電壓（相對(duì)于地）或 BST 電壓（相對(duì)于 HS）不超過 13.2V，在 VDD 到地（MAX5062/MAX5063）或 PGND（MAX5064）以及 BST 到 HS 之間盡可能靠近器件放置一個(gè)或多個(gè)低 ESL 的 0.1μF 去耦陶瓷電容，且電容值至少為所驅(qū)動(dòng)?xùn)艠O電容的 20 倍。同時(shí)，要注意減小器件與驅(qū)動(dòng)的 MOSFET 柵極之間的交流電流回路的物理距離和阻抗，并將 TQFN（MAX5064）或 SO（MAX5062C/D 和 MAX5063C/D）封裝的外露焊盤焊接到大面積銅平面上，以實(shí)現(xiàn)額定功率耗散。

綜上所述，MAX5062/MAX5063/MAX5064 系列高速半橋 MOSFET 驅(qū)動(dòng)器憑借其出色的性能和廣泛的應(yīng)用場(chǎng)景，為電子工程師在設(shè)計(jì)各類電源和電機(jī)控制電路時(shí)提供了強(qiáng)大的工具。但在實(shí)際應(yīng)用中，工程師需要深入理解其各項(xiàng)特性和設(shè)計(jì)注意事項(xiàng)，才能充分發(fā)揮其優(yōu)勢(shì)，設(shè)計(jì)出高效、穩(wěn)定的電路系統(tǒng)。你在使用這些驅(qū)動(dòng)器的過程中遇到過哪些挑戰(zhàn)呢？歡迎在評(píng)論區(qū)分享。