LMK5C33216：無(wú)線通信領(lǐng)域的高性能時(shí)鐘同步器

在無(wú)線通信領(lǐng)域，時(shí)鐘同步器的性能對(duì)于確保信號(hào)的準(zhǔn)確傳輸和處理至關(guān)重要。TI的LMK5C33216就是一款專為滿足通信基礎(chǔ)設(shè)施應(yīng)用嚴(yán)格要求而設(shè)計(jì)的高性能網(wǎng)絡(luò)時(shí)鐘發(fā)生器、同步器和抖動(dòng)衰減器。下面就帶大家深入了解這款產(chǎn)品。

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一、關(guān)鍵特性

1.1 卓越的抖動(dòng)性能

BAW APLL在491.52 MHz時(shí)具有40 fs RMS抖動(dòng)，這使得它在處理高頻信號(hào)時(shí)能夠有效降低抖動(dòng)干擾，保證信號(hào)的穩(wěn)定性和準(zhǔn)確性。例如在5G通信中，高頻信號(hào)的傳輸對(duì)抖動(dòng)非常敏感，低抖動(dòng)的時(shí)鐘同步器能夠顯著提高通信質(zhì)量。

1.2 靈活的PLL配置

它集成了三個(gè)高性能數(shù)字鎖相環(huán)（DPLL）和配對(duì)的模擬鎖相環(huán)（APLL），DPLL的環(huán)路帶寬可編程，范圍從0.01 Hz到4 kHz，能夠適應(yīng)不同的應(yīng)用場(chǎng)景。同時(shí)，DPLL的TDC噪聲在≥20 MHz TDC速率下表現(xiàn)出色，為時(shí)鐘同步提供了更精確的控制。

1.3 豐富的輸入輸出接口

有兩個(gè)差分或單端DPLL輸入，支持1 Hz到800 MHz的差分輸入，并且具備無(wú)中斷切換功能，可實(shí)現(xiàn)相位消除和/或相位擺率控制，還能基于優(yōu)先級(jí)進(jìn)行參考選擇。輸出方面，有16個(gè)可編程格式的輸出，包括1000 MHz LVPECL/LVDS/HSDS、3000 MHz CML和200 MHz LVCMOS等，滿足各種不同設(shè)備的時(shí)鐘需求。

1.4 簡(jiǎn)單的電源管理

采用單3.3 - V電源供電，并帶有內(nèi)部LDO，簡(jiǎn)化了電源設(shè)計(jì)。同時(shí)支持I2C或3線/4線SPI接口，方便與其他設(shè)備進(jìn)行通信和配置。

1.5 其他特性

只需要單個(gè)XO/TCXO/OCXO，具有40位DPLL或APLL DCO，<1 ppt的高精度。還具備保持模式、零延遲模式、用戶可編程EEPROM等功能，并且支持105 °C的PCB溫度，具有良好的環(huán)境適應(yīng)性。

二、應(yīng)用場(chǎng)景

2.1 無(wú)線通信網(wǎng)絡(luò)

在4G和5G無(wú)線網(wǎng)絡(luò)中，LMK5C33216可用于基站單元（BBU）、有源天線單元（AAU）、遠(yuǎn)程無(wú)線電單元（RRU）和網(wǎng)絡(luò)交換機(jī)（5G HUB）等設(shè)備，為這些設(shè)備提供精確的時(shí)鐘同步，確保信號(hào)的準(zhǔn)確傳輸和處理。

2.2 小基站

對(duì)于小基站應(yīng)用，它能夠滿足其對(duì)時(shí)鐘精度和穩(wěn)定性的要求，同時(shí)其豐富的接口和靈活的配置功能，能夠適應(yīng)小基站多樣化的設(shè)計(jì)需求。

三、詳細(xì)功能描述

3.1 PLL架構(gòu)

3.1.1 整體架構(gòu)

LMK5C33216的PLL架構(gòu)包括三個(gè)DPLL和三個(gè)APLL，每個(gè)APLL都有一個(gè)參考選擇多路復(fù)用器，可選擇鎖定到另一個(gè)APLL的VCO域或XO輸入。DPLL則由時(shí)間數(shù)字轉(zhuǎn)換器（TDC）、數(shù)字環(huán)路濾波器（DLF）和可編程40位分?jǐn)?shù)反饋（FB）分頻器組成，APLL由參考（R）分頻器、相位頻率檢測(cè)器（PFD）、環(huán)路濾波器（LF）、分?jǐn)?shù)反饋（N）分頻器和VCO組成。

3.1.2 DPLL模式

• 獨(dú)立DPLL操作：每個(gè)DPLL可以獨(dú)立選擇參考時(shí)鐘，在啟動(dòng)時(shí)，APLL會(huì)先鎖定到XO輸入，當(dāng)檢測(cè)到有效的DPLL參考輸入時(shí)，DPLL開(kāi)始獨(dú)立鎖定。在選擇XO頻率時(shí)，應(yīng)避免接近整數(shù)或半整數(shù)邊界的比率，以減少雜散噪聲。
• 級(jí)聯(lián)DPLL操作：DPLL的級(jí)聯(lián)可以提供干凈、低抖動(dòng)的輸出時(shí)鐘，與DPLL3同步。在級(jí)聯(lián)模式下，DPLL3鎖定后能實(shí)現(xiàn)最佳的抖動(dòng)性能和頻率穩(wěn)定性。
• APLL與DPLL級(jí)聯(lián)：使用VCBO作為級(jí)聯(lián)源為APLL提供高頻、超低抖動(dòng)的參考時(shí)鐘，可改善近端相位噪聲性能。但要注意DPLL3的鎖定狀態(tài)會(huì)影響DPLL1和DPLL2的鎖定狀態(tài)。

3.1.3 APLL - 僅模式

在這種模式下，外部XO輸入源決定輸出時(shí)鐘的自由運(yùn)行頻率穩(wěn)定性和準(zhǔn)確性，DPLL塊不使用。APLL仍可在級(jí)聯(lián)或非級(jí)聯(lián)模式下運(yùn)行，并可通過(guò)控制寄存器寫(xiě)入實(shí)現(xiàn)DCO選項(xiàng)。為了保證頻率準(zhǔn)確性，建議使用24位分子和可編程24位分母。

3.2 輸入輸出接口

3.2.1 振蕩器輸入（XO）

XO輸入是分?jǐn)?shù)N APLL的參考時(shí)鐘，對(duì)于DPLL操作，XO頻率與VCO頻率應(yīng)具有非整數(shù)關(guān)系。輸入緩沖器具有可編程的片上終端和交流耦合輸入偏置配置，可根據(jù)不同的時(shí)鐘接口類型進(jìn)行靈活設(shè)置。

3.2.2 參考輸入

每個(gè)DPLL參考時(shí)鐘輸入都獨(dú)立進(jìn)行監(jiān)測(cè)，包括頻率、缺失脈沖和短脈沖監(jiān)測(cè)等。對(duì)于1 - PPS輸入，支持相位有效監(jiān)測(cè)。參考輸入的選擇可以通過(guò)自動(dòng)或手動(dòng)模式進(jìn)行，自動(dòng)模式又分為自動(dòng)回復(fù)和自動(dòng)非回復(fù)模式，手動(dòng)模式分為手動(dòng)自動(dòng)回退和手動(dòng)自動(dòng)保持模式。

3.2.3 時(shí)鐘輸入接口與終端

文檔中給出了多種時(shí)鐘輸入接口和終端的推薦電路，如單端LVCMOS、LVPECL、LVDS、CML和HCSL等，未使用的時(shí)鐘輸入可以懸空或下拉。

3.2.4 輸出時(shí)鐘分布

輸出時(shí)鐘分布?jí)K包括八個(gè)輸出多路復(fù)用器、十一個(gè)輸出分頻器和十六個(gè)可編程輸出驅(qū)動(dòng)器。輸出分頻器支持輸出同步（SYNC）功能，可實(shí)現(xiàn)多個(gè)輸出通道的相位同步。此外，還具備零延遲模式（ZDM）同步功能，可實(shí)現(xiàn)選定DPLL參考輸入時(shí)鐘與選定零延遲反饋時(shí)鐘之間的零相位延遲。

3.3 輸入時(shí)鐘和PLL監(jiān)測(cè)

3.3.1 XO輸入監(jiān)測(cè)

XO輸入有一個(gè)粗略的頻率監(jiān)測(cè)器，幫助在使用前驗(yàn)證輸入時(shí)鐘的有效性?？梢酝ㄟ^(guò)設(shè)置XO_FDET_BYP位繞過(guò)頻率檢測(cè)，但不會(huì)改變LOS_FDET_XO狀態(tài)標(biāo)志。

3.3.2 參考輸入監(jiān)測(cè)

每個(gè)參考輸入都獨(dú)立進(jìn)行監(jiān)測(cè)，包括頻率、缺失脈沖、短脈沖和相位有效監(jiān)測(cè)等。驗(yàn)證定時(shí)器設(shè)置了所有啟用的參考監(jiān)測(cè)器清除標(biāo)志的時(shí)間，確保參考輸入的有效性。

3.3.3 PLL鎖定檢測(cè)器

APLL和DPLL都有鎖定檢測(cè)器，可監(jiān)測(cè)頻率鎖定和相位鎖定狀態(tài)。DPLL的鎖定閾值和失鎖閾值可編程，通過(guò)設(shè)置合理的閾值可以確保PLL的穩(wěn)定鎖定。

3.3.4 調(diào)諧字歷史監(jiān)測(cè)

該功能用于確定進(jìn)入保持模式時(shí)的初始輸出頻率準(zhǔn)確性，通過(guò)在可編程的平均時(shí)間內(nèi)累積數(shù)字環(huán)路濾波器輸出的歷史數(shù)據(jù)來(lái)實(shí)現(xiàn)。

3.4 無(wú)中斷切換

DPLL支持無(wú)中斷切換，通過(guò)TI的專有相位消除方案或相位擺率控制方案實(shí)現(xiàn)。在相位消除模式下，當(dāng)兩個(gè)切換輸入具有固定相位偏移且頻率鎖定時(shí)，可以防止相位瞬變傳播到輸出。在相位擺率控制模式下，可以根據(jù)設(shè)定的閾值和定時(shí)器控制輸出相位瞬變。

四、電氣特性與規(guī)格

4.1 絕對(duì)最大額定值和ESD額定值

了解其絕對(duì)最大額定值對(duì)于確保設(shè)備的安全使用至關(guān)重要，如VDD和VDDO的電壓范圍為 - 0.3 V至3.6 V，結(jié)溫最高為150 °C等。ESD額定值方面，人體模型（HBM）為±2000 V，帶電設(shè)備模型（CDM）為±750 V，機(jī)器模型（MM）為±200 V，這要求在使用和處理設(shè)備時(shí)采取適當(dāng)?shù)撵o電防護(hù)措施。

4.2 推薦工作條件

在推薦工作條件下，VDD和VDDO的電壓范圍為3.135 V至3.465 V，輸入電壓范圍為0 V至3.465 V，結(jié)溫最高為135 °C。遵循這些條件可以保證設(shè)備的最佳性能和可靠性。

4.3 熱信息

了解其熱特性對(duì)于進(jìn)行散熱設(shè)計(jì)非常重要，如結(jié)到環(huán)境的熱阻RθJA為21.8 °C/W，結(jié)到板的熱阻RθJB為6.5 °C/W等。通過(guò)合理的散熱設(shè)計(jì)，可以確保設(shè)備在高溫環(huán)境下正常工作。

4.4 電氣特性

詳細(xì)的電氣特性包括總電源電流、參考輸入特性、XO/TCXO輸入特性、APLL/VCO特性、輸出特性等。例如，在不同的工作模式下，總電源電流會(huì)有所不同；輸出特性方面，不同的輸出格式（LVDS、HSDS、LVPECL、CML等）具有不同的輸出頻率、電壓擺幅、相位噪聲和占空比等參數(shù)。

五、設(shè)計(jì)與應(yīng)用建議

5.1 設(shè)備啟動(dòng)

設(shè)備啟動(dòng)時(shí)，通過(guò)GPIO1引腳的電平選擇I2C或SPI作為控制接口。內(nèi)部寄存器的默認(rèn)設(shè)置取決于EEPROM中存儲(chǔ)的ROM_PLUS_EE字段的值。啟動(dòng)后，可以通過(guò)I2C或SPI接口進(jìn)行寄存器訪問(wèn)，監(jiān)測(cè)設(shè)備狀態(tài)并進(jìn)行控制或重新配置。

5.2 典型應(yīng)用設(shè)計(jì)

在典型應(yīng)用中，需要考慮設(shè)備的初始配置、接口選擇、XO頻率和穩(wěn)定性、PLL域的輸入輸出時(shí)鐘配置、輸入時(shí)鐘和PLL監(jiān)測(cè)選項(xiàng)、狀態(tài)輸出和中斷標(biāo)志以及電源供應(yīng)等因素。建議使用TICS Pro編程軟件進(jìn)行設(shè)計(jì)，通過(guò)逐步輸入設(shè)計(jì)參數(shù)，計(jì)算頻率計(jì)劃并生成寄存器設(shè)置。

5.3 布局和電源建議

布局方面，應(yīng)隔離輸入、XO/OCXO/TCXO和輸出時(shí)鐘，避免阻抗不連續(xù)，合理放置旁路電容器和外部電容器，使用多個(gè)過(guò)孔連接電源和接地。電源方面，建議使用電源旁路電容器，將其放置在靠近VDD和VDDO引腳的位置，確保電源的穩(wěn)定供應(yīng)。

LMK5C33216以其豐富的功能、卓越的性能和靈活的配置，為無(wú)線通信領(lǐng)域的時(shí)鐘同步提供了一個(gè)優(yōu)秀的解決方案。在實(shí)際設(shè)計(jì)中，我們需要根據(jù)具體的應(yīng)用需求，合理配置和使用該設(shè)備，同時(shí)注意布局和電源設(shè)計(jì)等方面的細(xì)節(jié)，以充分發(fā)揮其優(yōu)勢(shì)，實(shí)現(xiàn)高性能的時(shí)鐘同步系統(tǒng)。你在使用LMK5C33216的過(guò)程中遇到過(guò)哪些問(wèn)題呢？歡迎在評(píng)論區(qū)分享交流。