Signal Tap Logic Analyzer是Quartus Prime設(shè)計(jì)軟件中自帶的系統(tǒng)級(jí)調(diào)試工具，它可以在FPGA設(shè)計(jì)中采集和顯示實(shí)時(shí)的信號(hào)行為；當(dāng)配置完FPGA后，無需額外的I/O引腳即可檢查器件操作期間內(nèi)部信號(hào)的行為。

打開Signal Tap Logic Analyzer后，設(shè)置信號(hào)采集時(shí)鐘、信號(hào)節(jié)點(diǎn)等，重新編譯工程并配置FPGA，選擇AutoRun Analysis即可連續(xù)采集數(shù)據(jù)，關(guān)于Signaltap調(diào)試工具的詳細(xì)講解請(qǐng)參考微信文章：10-SDRAM控制器的設(shè)計(jì)—— signaltap 調(diào)試

1.連接硬件：用一根HDMI線纜連接HDMI顯示器和DE10-Nano， 然后用一根Mini USB線連接PC和DE10-Nano， 最后給DE10-Nano開發(fā)板插上5V電源。

2. 點(diǎn)擊Tools 菜單選擇Signal Tap Logic Analyzer。

3.鼠標(biāo)在空白處右擊選擇Add Nodes：

4.在Look in處選擇u_vga_generator，F(xiàn)ilter處選擇Design Entry(all name)，然后點(diǎn)擊List，可以看到該模塊里面的信號(hào)端口都出現(xiàn)在左側(cè)：

5.用鼠標(biāo)選中你想觀察的信號(hào)，點(diǎn)擊箭頭的所示的按鈕將信號(hào)添加進(jìn)去：

當(dāng)前添加了這些信號(hào)：

6.點(diǎn)擊Insert， 然后點(diǎn)擊Close退出信號(hào)的添加。

7.按照下圖所示步驟去添加波形采樣的時(shí)鐘：

8. 點(diǎn)擊Setup選擇DE-SoC[USB-1]端口：

9.點(diǎn)擊Scan Chain選擇@2: 5CSEBA6...0X02D020DD：

10.點(diǎn)擊如下圖所示的Start Compilation 按鈕開始編譯。

此時(shí)會(huì)彈出如下對(duì)話框，直接點(diǎn)擊Yes繼續(xù)編譯流程。

11.點(diǎn)擊Program Device 將FPGA 配置文件下載到開發(fā)板：

12.點(diǎn)擊Autorun Analysis - F6按鈕即可開始觀察波形：

可以看到各個(gè)信號(hào)隨時(shí)間實(shí)時(shí)改變，因?yàn)橄袼貢r(shí)鐘頻率高，所以信號(hào)的變化很快。

可以只點(diǎn)擊Run Analysis按鈕定格到某一刻去看看各個(gè)信號(hào)之間的變化，也可以用鼠標(biāo)左鍵點(diǎn)擊波形圖去放大波形來查看細(xì)節(jié)。