核心技術(shù)亮點

· Signoff 級器件精度，流片前最后一道真值防線：基于全物理晶體管級建模，在與業(yè)界 Golden 標準工具的系統(tǒng)對比驗證中，電源節(jié)點電壓誤差達到 Golden 級，已獲 A1 類頭部客戶認定為 Signoff 級工具。

· 全工藝覆蓋，原生支持第三代半導(dǎo)體：從主流 CMOS（BSIM3/4、PSP）、FinFET（BSIMCMG）、SOI、Bipolar，到 SiC/GaN（與東南大學(xué)聯(lián)合研發(fā) Level 90/91 物理模型）——每一個工藝節(jié)點均實現(xiàn)器件級精確建模，而非行為級近似。

· IP 全自動 PVT Corner 驗證，設(shè)計周期可見縮短：在 Signoff 精度下，驅(qū)動工藝角（Process）× 電壓（Voltage）× 溫度（Temperature）全矩陣自動化掃描，將傳統(tǒng)人工迭代數(shù)周的驗證流程壓縮至數(shù)小時。

· PDK 全鏈路一致性，從硅片數(shù)據(jù)到簽核不換精度基準：作為 IC-CAP 等建模工具的核心計算引擎，PanosSPICE 貫穿"硅片測試數(shù)據(jù) → 器件模型提取 → PDK 驗證 → 標準單元庫特征化 → 客戶設(shè)計驗證"全流程，消除工具切換帶來的精度漂移。

在集成電路邁向先進制程與異構(gòu)集成的關(guān)鍵節(jié)點，仿真工程師面臨一個無法回避的根本矛盾：True-SPICE 精度無可挑剔，但一次復(fù)雜仿真往往需要數(shù)天；FastSPICE 能提速，但精度損失可能直接導(dǎo)致流片風(fēng)險。

PanosSPICE 的技術(shù)探索，是對這一命題在器件層的系統(tǒng)性回答。

從硅片數(shù)據(jù)到簽核：精度基礎(chǔ)設(shè)施

PanosSPICE 不是單點仿真工具，而是連接"測量數(shù)據(jù)"與"設(shè)計可信度"的精度鏈路。在這條鏈路上，同一套物理級建?；鶞蕪念^貫穿到尾——這意味著任何一個環(huán)節(jié)的計算結(jié)果，都可追溯、可復(fù)現(xiàn)、可對齊。要求的極致化

核心技術(shù)能力

電源完整性驗證：量化案例

在電源完整性（PI）分析中，PanosSPICE 展現(xiàn)出精度與效率的雙重優(yōu)勢：

精確的電源網(wǎng)絡(luò)建模：支持從芯片內(nèi)部電源分配網(wǎng)絡(luò)（PDN）到封裝、PCB級別的完整建模，精確捕捉電源噪聲、壓降、諧振等關(guān)鍵特性。

實際驗證案例：

IP 全自動 PVT Corner 驗證：效率可見

對于 IP 開發(fā)團隊，PanosSPICE 內(nèi)置完整的測量（Measurement）功能與參數(shù)化掃描能力：

· 參數(shù)化掃描（Parametric Sweep）：設(shè)定工藝角 × 電壓 × 溫度全矩陣，一鍵驅(qū)動全自動批量仿真，無需人工逐項配置

· Monte Carlo 統(tǒng)計分析：精準量化工藝偏差對 IP 關(guān)鍵性能指標的影響，輸出良率分布

· 效率對比：傳統(tǒng)人工迭代"跑一次改一次"——數(shù)周時間；PanosSPICE 全自動 PVT 掃描——數(shù)小時完成

適用場景：運放、ADC/DAC、LDO、PLL、SerDes PHY、DDR PHY 等各類模擬/混合信號 IP 的跨 Corner 特性驗證。

第三代半導(dǎo)體：原生建模，而非行為近似

SiC（碳化硅）和 GaN（氮化鎵）在新能源汽車、功率變換器、5G 射頻等領(lǐng)域加速滲透。然而，傳統(tǒng) SPICE 工具對這類新材料普遍缺乏原生支持，往往依賴行為模型近似，導(dǎo)致高溫、高壓極端工況下的預(yù)測精度受限。

PanosSPICE 與東南大學(xué)聯(lián)合開發(fā)的Level 90/91 物理器件模型，實現(xiàn)了 SiC 和 GaN 器件的晶體管級精確建模：

·精準捕捉開關(guān)瞬態(tài)特性（di/dt、dv/dt）

·準確預(yù)測高溫（175°C+）、高壓極端工況下的器件行為

·適用于 AC-DC、DC-DC 功率變換拓撲的晶體管級高精度仿真

差異化價值：這是目前競爭最薄弱的方向——大多數(shù)同類工具沒有 SiC/GaN 原生物理模型。

Verilog-A 混合仿真

支持 Verilog-A 行為級模型與晶體管級電路在同一環(huán)境下混合仿真（支持 Verilog-AMS LRM 2.40）。復(fù)雜模擬/混合信號 IP 驗證時，關(guān)鍵路徑晶體管級精確仿真，非關(guān)鍵部分行為級簡化——精度與效率動態(tài)平衡，無需切換工具。

客戶評價與認證

A1 類頭部客戶驗收結(jié)論：

"該仿真工具在 SI/PI 分析場景下運行穩(wěn)定，精度滿足業(yè)界 Golden 標準要求。在多個實際項目驗證中，Eye Width 誤差控制在 1.2% 以內(nèi)，電源節(jié)點電壓誤差 <5%，已達到 Signoff 級工具標準，可在實際項目中穩(wěn)定應(yīng)用。"

—— A1 類頭部客戶驗收報告

工程應(yīng)用價值

· 縮短設(shè)計周期：IP全自動PVT Corner驗證，將人工迭代數(shù)周的驗證流程壓縮

· 降低流片風(fēng)險：Golden級精度保證設(shè)計可靠性

· 降低工具成本：統(tǒng)一平臺減少工具授權(quán)費用

· 提升團隊效率：無需在多個工具間切換

技術(shù)架構(gòu)：統(tǒng)一模型體系

PanosSPICE 采用統(tǒng)一 SPICE 模型架構(gòu)（Unified SPICE Model），三層設(shè)計實現(xiàn)精度與通用性的統(tǒng)一：

輸入層：全面兼容業(yè)界主流 SPICE 網(wǎng)表格式與語法規(guī)范，現(xiàn)有設(shè)計文件零修改接入。

仿真引擎層：9 大分析引擎，覆蓋完整仿真需求——
DC/OP、AC、Transient（LSP/SI）、HPAC、HB（諧波平衡）、POP（電源完整性）、Noise、Monte-Carlo、參數(shù)化掃描

模型支持層：

·主流 CMOS：BSIM3/4、PSP

·FinFET：BSIMCMG；SOI、Bipolar（VBIC 等）

·第三代半導(dǎo)體：SiC/GaN Level 90/91（聯(lián)合東南大學(xué)）

·覆蓋從 28nm 到先進制程全工藝節(jié)點

應(yīng)用場景

高速數(shù)字：DDR5/6、PCIe、SerDes 等高速接口 PHY 電路全 PVT Corner 驗證；IO Buffer 晶體管級建模，支撐精確器件參數(shù)提取

模擬 / 混合信號：運放、ADC/DAC、LDO、PLL 等模塊 AC/DC/Transient 全類型仿真，Verilog-A 混合仿真

功率電子：SiC/GaN 功率器件原生建模，AC-DC、DC-DC 變換拓撲晶體管級仿真；車載、光伏、電機驅(qū)動場景

PDK 與建模：工藝器件模型提取（IC-CAP 引擎）、PDK 驗證、標準單元庫特征化

無感遷移

· 網(wǎng)表兼容：支持業(yè)界主流 SPICE 網(wǎng)表格式，無需修改現(xiàn)有設(shè)計文件

· 工具鏈集成：支持通過標準接口嵌入主流 EDA 設(shè)計環(huán)境

· 平臺支持：Redhat Enterprise Linux 及 Windows 主流操作系統(tǒng)

· 漸進式替換：可與現(xiàn)有工具并行對比驗證，逐步建立信心后全面切換

結(jié)語

"PanosSPICE 代表了巨霖在底層仿真算法上的厚積薄發(fā)。"巨霖科技創(chuàng)始人孫家鑫表示："我們正在為全球半導(dǎo)體及終端產(chǎn)業(yè)鏈伙伴提供一個可信賴、高精度的'黃金底座'，助力每一項改變世界的創(chuàng)新從實驗室走向量產(chǎn)。"

目前，PanosSPICE 已在多個關(guān)鍵任務(wù)場景中通過 A1 類客戶認證。未來，巨霖科技將持續(xù)拓展技術(shù)邊界，助力全球半導(dǎo)體產(chǎn)業(yè)在智能化浪潮中不斷攀升。

關(guān)于 PanosSPICE

PanosSPICE（原 TJSPICE）是巨霖科技開發(fā)的 True-SPICE 仿真平臺，專為需要 Golden 級器件精度的芯片設(shè)計與 IP 驗證場景而生。作為晶體管級精確仿真的精度基礎(chǔ)設(shè)施，PanosSPICE 覆蓋從先進邏輯制程到第三代半導(dǎo)體（SiC/GaN）的全制程器件建模，已被頭部 A1 類客戶認定為 Signoff 級工具。

產(chǎn)品已成功應(yīng)用于存儲、通信、功率電子等多個關(guān)鍵領(lǐng)域，IP 全自動 PVT Corner 驗證大幅提升驗證效率，電源完整性驗證精度達 Golden 級。