AD9518-3 6 輸出時(shí)鐘發(fā)生器深度解析：設(shè)計(jì)要點(diǎn)與應(yīng)用洞察

在電子設(shè)計(jì)領(lǐng)域，時(shí)鐘發(fā)生器是確保系統(tǒng)穩(wěn)定運(yùn)行的關(guān)鍵組件之一。ADI公司的AD9518-3 6 輸出時(shí)鐘發(fā)生器以其卓越的性能和豐富的特性，在眾多應(yīng)用場(chǎng)景中嶄露頭角。今天，我們就來深入剖析這款時(shí)鐘發(fā)生器，為各位電子工程師的設(shè)計(jì)工作提供有價(jià)值的參考。

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一、功能特性概述

（一）基本特性強(qiáng)大

AD9518-3具有低相位噪聲的鎖相環(huán)（PLL），片上壓控振蕩器（VCO）的頻率范圍為1.75 GHz至2.25 GHz，同時(shí)也支持外接頻率高達(dá)2.4 GHz的VCO/VCXO。它擁有1個(gè)差分或2個(gè)單端參考輸入，具備參考監(jiān)測(cè)能力，支持自動(dòng)恢復(fù)和手動(dòng)參考切換/保持模式，能接受高達(dá)250 MHz的LVPECL、LVDS或CMOS參考信號(hào)。其分布路徑上設(shè)計(jì)有可編程延遲，支持?jǐn)?shù)字或模擬鎖檢測(cè)功能，還配備了3對(duì)1.6 GHz的LVPECL輸出。

（二）輸出指標(biāo)優(yōu)秀

每個(gè)輸出對(duì)都共享一個(gè)1到32的分頻器，并具備粗相位延遲功能，累加輸出抖動(dòng)低至225 fs rms，通道間的偏斜小于10 ps。在電源上電時(shí)，所有輸出能夠自動(dòng)同步，同時(shí)也支持手動(dòng)輸出同步。該芯片采用48引腳的LFCSP封裝，工作溫度范圍為 - 40°C至 + 85°C。

二、規(guī)格參數(shù)詳解

（一）電源要求嚴(yán)格

電源是芯片穩(wěn)定工作的基礎(chǔ)，AD9518-3的電源要求較為嚴(yán)格。其VS電源電壓為3.3V ± 5%，VS_LVPECL電源電壓標(biāo)稱值在2.5V至3.3V之間，VCP電源電壓標(biāo)稱值在3.3V至5.0V之間。RSET引腳電阻標(biāo)稱值為4.12 kΩ，用于設(shè)置內(nèi)部偏置電流；CPRSET引腳電阻標(biāo)稱值為5.1 kΩ，用于設(shè)置內(nèi)部電荷泵電流范圍；BYPASS引腳需連接一個(gè)220 nF的電容，用于內(nèi)部LDO穩(wěn)壓器的旁路，以確保其穩(wěn)定性。

（二）PLL特性突出

1. VCO性能

片上VCO的頻率范圍為1750 - 2250 MHz，VCO增益（KVCO）典型值為50 MHz/V，調(diào)諧電壓（VT）范圍為0.5 V至VCP - 0.5 V，頻率推斥（開環(huán)）典型值為1 MHz/V。在不同的偏移頻率下，VCO的相位噪聲表現(xiàn)良好，例如在100 kHz偏移時(shí)，相位噪聲典型值為 - 108 dBc/Hz；在1 MHz偏移時(shí)，典型值為 - 126 dBc/Hz。

2. 參考輸入

參考輸入支持差分模式和雙單端模式。差分模式下，輸入頻率范圍為0 - 250 MHz，輸入靈敏度為250 mV p - p；雙單端模式下，交流耦合時(shí)輸入頻率范圍為20 - 250 MHz，直流耦合時(shí)為0 - 250 MHz，輸入靈敏度為0.8 V p - p。每個(gè)參考輸入引腳都有特定的自偏置電壓和輸入電阻，這些參數(shù)對(duì)于確保輸入信號(hào)的穩(wěn)定性至關(guān)重要。

3. 鑒相器與電荷泵

鑒相器（PFD）的輸入頻率有一定限制，其抗反沖脈沖寬度可通過寄存器設(shè)置。電荷泵（CP）的電流可編程，高值典型為4.8 mA，低值為0.6 mA，具有良好的絕對(duì)精度和電流匹配特性。

（三）時(shí)鐘輸入輸出

1. 輸入特性

時(shí)鐘輸入為差分輸入，輸入頻率可高達(dá)2.4 GHz（高頻分布）或1.6 GHz（分布模式），輸入靈敏度為150 mV p - p，輸入共模電壓為1.3 - 1.8 V。這些參數(shù)確保了芯片能夠準(zhǔn)確地接收外部時(shí)鐘信號(hào)。

2. 輸出特性

LVPECL時(shí)鐘輸出的最大頻率為2950 MHz，輸出高電壓（VOH）、輸出低電壓（VOL）和輸出差分電壓（VOD）都有明確的范圍。在不同的頻率下，輸出的上升時(shí)間、下降時(shí)間、傳播延遲和偏斜等參數(shù)也有相應(yīng)的規(guī)定。

三、工作原理及配置

（一）PLL工作原理與配置

1. 基本原理

PLL是該芯片的核心部分，它由鑒相器、電荷泵、環(huán)路濾波器和VCO組成。鑒相器比較參考信號(hào)和反饋信號(hào)的相位差，輸出一個(gè)與相位差成正比的電壓信號(hào)，電荷泵根據(jù)這個(gè)電壓信號(hào)對(duì)環(huán)路濾波器進(jìn)行充電或放電，從而調(diào)整VCO的頻率，使其輸出信號(hào)的相位與參考信號(hào)一致。

2. 靈活配置

AD9518-3的PLL支持靈活配置，可適應(yīng)不同的參考頻率、PFD比較頻率、VCO頻率等。通過可編程寄存器設(shè)置R分頻器、N分頻器、PFD極性、抗反沖脈沖寬度、電荷泵電流等參數(shù)，以及設(shè)計(jì)外部環(huán)路濾波器，能夠?qū)崿F(xiàn)不同的應(yīng)用需求。例如，在使用外部VCO時(shí)，需要通過寄存器設(shè)置PLL處于正常工作模式，并選擇合適的參考輸入和PFD極性，同時(shí)連接外部環(huán)路濾波器。

（二）不同工作模式配置

1. 高頻時(shí)鐘分布模式

當(dāng)CLK或外部VCO頻率大于1600 MHz時(shí)，芯片默認(rèn)配置為PLL異步關(guān)機(jī)，輸入通過VCO分頻器連接到分布部分。此時(shí)，需要確保輸入頻率經(jīng)過適當(dāng)?shù)姆诸l后再進(jìn)入通道分頻器，以滿足通道分頻器的最大輸入頻率限制。

2. 外部VCO模式

使用外部VCO時(shí)，需將PLL設(shè)置為正常工作模式，選擇合適的參考輸入，設(shè)置R、N等參數(shù)，并連接外部環(huán)路濾波器。同時(shí)，要根據(jù)VCO的特性選擇正確的PFD極性。

3. 內(nèi)部VCO模式

在使用內(nèi)部VCO時(shí)，必須進(jìn)行VCO校準(zhǔn)，以確保其性能最佳。通過設(shè)置相應(yīng)的寄存器，可選擇VCO分頻器的分頻比，確保輸入到通道分頻器的頻率不超過其最大允許值。

四、數(shù)字鎖檢測(cè)與相關(guān)功能

（一）數(shù)字鎖檢測(cè)（DLD）

DLD功能可通過引腳的復(fù)用選擇在LD、STATUS和REFMON引腳實(shí)現(xiàn)。當(dāng)PFD輸入的上升沿時(shí)間差小于指定的鎖定閾值時(shí)，DLD電路指示鎖定；當(dāng)時(shí)間差超過解鎖閾值時(shí)，指示失鎖。鎖定檢測(cè)窗口的時(shí)間取決于數(shù)字鎖檢測(cè)窗口位、抗反沖脈沖寬度設(shè)置和鎖定檢測(cè)計(jì)數(shù)器的設(shè)置。為了確保DLD正常工作，PFD頻率的周期必須大于解鎖閾值。

（二）模擬鎖檢測(cè)（ALD）

芯片提供了兩種ALD功能：N溝道開漏鎖檢測(cè)和P溝道開漏鎖檢測(cè)。這兩種檢測(cè)方式都需要通過RC濾波器來提供鎖定/解鎖的邏輯電平指示。

（三）電流源數(shù)字鎖檢測(cè)

在某些應(yīng)用中，可能希望在PLL完全鎖定后才使DLD有效，這時(shí)可以使用電流源數(shù)字鎖檢測(cè)功能。通過選擇LD引腳的輸出模式，在DLD為真時(shí)提供110 μA的電流，為假時(shí)短路到地。通過連接一個(gè)電容到LD引腳，可以延遲鎖定檢測(cè)指示，直到PLL穩(wěn)定鎖定。

五、時(shí)鐘分布功能

（一）輸出通道配置

AD9518-3有三個(gè)通道，每個(gè)通道有兩個(gè)LVPECL輸出，共六個(gè)輸出。每個(gè)通道都有一個(gè)可編程分頻器，可實(shí)現(xiàn)2至32的整數(shù)分頻，也可旁路以實(shí)現(xiàn)1分頻。在使用通道分頻器時(shí)，若內(nèi)部VCO頻率高于通道分頻器的最大輸入頻率（1600 MHz），則必須使用VCO分頻器。

（二）時(shí)鐘源選擇

時(shí)鐘分布的輸入源可以是內(nèi)部VCO或外部CLK。當(dāng)選擇內(nèi)部VCO時(shí)，必須使用VCO分頻器；當(dāng)選擇CLK時(shí)，如果CLK頻率小于通道分頻器的最大輸入頻率，則可以不使用VCO分頻器。通過寄存器設(shè)置可以靈活選擇時(shí)鐘源和分頻模式。

（三）頻率分頻與相位延遲

1. 頻率分頻

總頻率分頻是VCO分頻器和通道分頻器的組合。通道分頻器不僅可以實(shí)現(xiàn)分頻功能，還可以選擇不同的占空比和相位偏移。

2. 相位延遲

每個(gè)通道分頻器都可以設(shè)置相位偏移，通過設(shè)置寄存器位來確定輸出信號(hào)相對(duì)于輸入信號(hào)的延遲。同步功能可以使輸出信號(hào)的相位偏移生效，確保多個(gè)輸出信號(hào)之間的相位關(guān)系符合設(shè)計(jì)要求。

六、復(fù)位與功耗管理

（一）復(fù)位模式多樣

1. 上電復(fù)位

當(dāng)電源VS開啟時(shí)，芯片會(huì)進(jìn)行上電復(fù)位（POR），將寄存器初始化為默認(rèn)值，并執(zhí)行同步操作，使輸出信號(hào)按照默認(rèn)設(shè)置進(jìn)行相位對(duì)齊。

2. 異步復(fù)位

通過將RESET引腳短暫拉低，可以執(zhí)行異步硬復(fù)位，將芯片寄存器恢復(fù)到默認(rèn)設(shè)置。

3. 軟復(fù)位

通過向寄存器0x000[2]和寄存器0x000[5]寫入1b來執(zhí)行軟復(fù)位，該位需要手動(dòng)清除以完成復(fù)位操作。軟復(fù)位可以恢復(fù)內(nèi)部寄存器的默認(rèn)值。

（二）功耗管理靈活

1. 芯片電源關(guān)斷

將PD引腳拉低可以使芯片進(jìn)入電源關(guān)斷模式，此時(shí)大多數(shù)功能和電流都被關(guān)閉，但LVPECL輸出仍保持在安全關(guān)斷模式。當(dāng)PD引腳恢復(fù)到高電平時(shí)，芯片將恢復(fù)到之前編程的設(shè)置。

2. PLL電源關(guān)斷

PLL部分可以通過寄存器設(shè)置進(jìn)行選擇性電源關(guān)斷，支持異步和同步電源關(guān)斷模式。

3. 分布部分和個(gè)別輸出關(guān)斷

分布部分可以通過寄存器設(shè)置進(jìn)行電源關(guān)斷，個(gè)別時(shí)鐘輸出也可以單獨(dú)進(jìn)行電源關(guān)斷。不同的電源關(guān)斷模式可以根據(jù)實(shí)際應(yīng)用需求進(jìn)行選擇，以實(shí)現(xiàn)功耗的優(yōu)化。

七、應(yīng)用信息

（一）頻率規(guī)劃要點(diǎn)

在進(jìn)行頻率規(guī)劃時(shí)，要充分利用AD9518的四個(gè)分頻器：參考（R）分頻器、反饋（N）分頻器、VCO分頻器和通道分頻器。當(dāng)需要實(shí)現(xiàn)較大的頻率分頻比時(shí)，可以合理分配這些分頻器的分頻值，以提高相位檢測(cè)器頻率和選擇環(huán)路帶寬的靈活性。一般來說，選擇較低的VCO頻率可以降低相位噪聲和抖動(dòng)，但較高的VCO頻率可能在頻率規(guī)劃上提供更多的靈活性。同時(shí)，選擇中等的電荷泵電流作為起點(diǎn)，可以方便地調(diào)整PLL環(huán)路帶寬。

（二）ADC時(shí)鐘應(yīng)用

高速ADC對(duì)采樣時(shí)鐘的質(zhì)量非常敏感，時(shí)鐘的噪聲、失真和抖動(dòng)會(huì)直接影響ADC的性能。AD9518的LVPECL輸出提供了差分時(shí)鐘輸出，能夠有效降低噪聲干擾，提高ADC的信噪比。在選擇時(shí)鐘/轉(zhuǎn)換器解決方案時(shí)，需要考慮ADC的輸入要求，如差分或單端輸入、邏輯電平、終端匹配等。

（三）LVPECL時(shí)鐘分布

LVPECL輸出需要進(jìn)行直流終端匹配，以偏置輸出晶體管。常見的終端匹配方案有遠(yuǎn)終端Thevenin終端匹配和Y終端匹配。在應(yīng)用中，需要確保接收緩沖器的VS與AD9518的VS_LVPECL電壓匹配，否則建議采用交流耦合。同時(shí)，要注意選擇合適的下拉電阻，避免損壞LVPECL驅(qū)動(dòng)。

AD9518-3是一款功能強(qiáng)大、性能卓越的時(shí)鐘發(fā)生器，在設(shè)計(jì)過程中，我們需要深入理解其功能特性、規(guī)格參數(shù)、工作原理和應(yīng)用要點(diǎn)，充分發(fā)揮其優(yōu)勢(shì)，為電子系統(tǒng)的設(shè)計(jì)提供穩(wěn)定、可靠的時(shí)鐘信號(hào)。希望本文能為各位電子工程師在使用AD9518-3時(shí)提供有益的幫助，大家在實(shí)際應(yīng)用中遇到任何問題，歡迎一起交流探討。