本期為大家?guī)淼氖恰独走_(dá)應(yīng)用中射頻轉(zhuǎn)換器的無雜波電源（第 1 部分）》，介紹了一種基于低噪聲電源管理架構(gòu)的射頻采樣系統(tǒng)設(shè)計方案，以解決相控陣?yán)走_(dá)和 5G 通信應(yīng)用中因開關(guān)電源噪聲耦合導(dǎo)致的 ADC 動態(tài)性能下降問題。

引言

尋找噪聲源時，電源引腳也被視為輸入，且所有有源器件都具有引腳。在當(dāng)今的實際設(shè)計中，進(jìn)行射頻 (RF) 相關(guān)設(shè)計時應(yīng)考慮電源引腳。任何電源輸入端的噪聲和耦合都會因額外的雜波而導(dǎo)致雷達(dá)應(yīng)用中的性能不達(dá)標(biāo)。

盡管本文的重點是數(shù)據(jù)轉(zhuǎn)換器，尤其是在千兆赫茲頻段中進(jìn)行采樣的射頻轉(zhuǎn)換器，但是此處討論的原理適用于所有集成電路，包括低頻或高頻應(yīng)用信號鏈中的全差分放大器、混頻器、低噪聲放大器、增益塊、射頻開關(guān)以及數(shù)字步進(jìn)衰減器。

本質(zhì)上，模數(shù)轉(zhuǎn)換器 (ADC) 是一個巨型混頻器；輸入端的任何信號都將卷積到其輸出頻譜。任何輸入都是如此?？杉僭O(shè)“泄漏噪聲”（也稱為白噪聲或雜散）僅來自時鐘和/或模擬輸入。但是，對于先進(jìn)雷達(dá)系統(tǒng)之類的應(yīng)用，開關(guān)模式電源 (SMPS) 也會泄漏噪聲并嚴(yán)重破壞頻譜性能。

進(jìn)入系統(tǒng)板的高噪聲總線軌電壓會偏置 ADC 的各個部分，通常使用低壓差穩(wěn)壓器 (LDO) 來降低該電壓。但是，如需在組件尺寸和效率之間進(jìn)行權(quán)衡，這并非更實用的方法。這種情況下，某些 SMPS 技術(shù)會更適合這些應(yīng)用，它們對 SMPS 輸出噪聲具有更深刻的認(rèn)知。

本系列由兩部分組成，第一部分介紹當(dāng)噪聲耦合到 ADC 的電源時會發(fā)生的情況、噪聲如何通過 ADC 的電路進(jìn)行耦合以及一些常用的電源權(quán)衡。

電源噪聲耦合

提供給 ADC 的帶有噪聲的采樣時鐘最終會對 ADC 性能造成災(zāi)難性影響。與此相關(guān)的論文有很多，因此下文僅是一種概括性的闡述。當(dāng)認(rèn)為時鐘低于標(biāo)準(zhǔn)時，ADC 的信噪比 (SNR) 和噪聲頻譜密度將偏離其數(shù)據(jù)表規(guī)格。如圖 1 所示，快速傅里葉變換頻譜重疊圖展示了抖動時鐘與應(yīng)用于 ADC 的純凈采樣時鐘之間的差異。請注意，使用低于標(biāo)準(zhǔn)的采樣時鐘時，SNR 會降低 ~3dB。這種下降會極大地減小系統(tǒng)的總動態(tài)范圍。

圖 1 帶有噪聲的采樣時鐘與純凈采樣時鐘之間的對比

圖 2 與時鐘輸入的 ADC 輸出頻譜耦合的寬帶噪聲或近端噪聲

為了進(jìn)一步說明這一點，如果時鐘具有任何寬帶噪聲或近端噪聲，則這兩種噪聲都會在輸出頻譜中占據(jù)很大分量。圖 2 中展示了這一點。此前，建議將 ADC 視為巨型混頻器；即使 ADC 處于理想狀態(tài)，僅以寬帶或近端方式耦合到時鐘的任何噪聲最終都將卷積到輸出頻譜。

同樣的概念也可應(yīng)用于電源輸入。如圖 2 所示，通過將基頻(fIN)同樣的概念也可應(yīng)用于電源輸入。如圖 2 所降低到 DC，DC 附近的任何寬帶噪聲或近端噪聲都將卷積到輸出頻譜。請參見圖 3。

圖 3 與電源輸入的 ADC 輸出頻譜耦合的寬帶噪聲或近端噪聲

噪聲通過時鐘進(jìn)行耦合的方式與噪聲通過電源引腳進(jìn)行耦合的方式略有不同。在時鐘示例中，時鐘節(jié)點的內(nèi)部電路與模擬輸入的采樣保持結(jié)構(gòu)緊密相連。因此，該位置是讓通過時鐘引腳耦合的任何噪聲設(shè)法進(jìn)入 ADC 內(nèi)部信號路徑的理想之選（如圖 2 所示）。在此情況下，耦合路徑幾乎達(dá)到零衰減。

注意，圖 4 所示的 ADC 內(nèi)部電路包含一個衰減符號。此符號表示 ADC 對通過電源引腳耦合的任何噪聲或信號的抑制（抑制程度以電源抑制比 (PSRR) 衡量）。最終，此衰減定義了 ADC 內(nèi)部電路設(shè)計的耦合抑制量，即PSRR。某些電路設(shè)計拓?fù)淠軌虮绕渌負(fù)涮峁└俚脑肼曀p，因此更多噪聲將泄漏到 ADC 的數(shù)字化路徑中，導(dǎo)致 ADC 性能降低。圖 5 舉例說明了兩個不同的電路結(jié)構(gòu)。

得益于連接到電源軌的高隔離度金屬氧化物半導(dǎo)體結(jié)構(gòu)，圖 5a 中所示的結(jié)構(gòu)類型可帶來更好的噪聲衰減和耦合效果（從而改善 PSRR）。采用簡單的上拉電阻設(shè)計，圖 5b 中的電路能夠?qū)崿F(xiàn)較小的噪聲衰減。

寄生效應(yīng)是區(qū)分良好和不良 PSRR 容差的另一個因素。目前，許多 ADC 設(shè)計以及許多其他器件中都采用更小的工藝幾何尺寸和更低的電源電壓范圍。這些幾何尺寸又會導(dǎo)致電壓閾值變小，從而對噪聲更敏感。

圖 4 電源衰減耦合路徑示例

圖 5 連接到電源引腳的ADC 內(nèi)部電路結(jié)構(gòu)的通用示例

電源權(quán)衡：SMPS 與 LDO

高速 ADC 對電源噪聲敏感，因此一種最大限度地減少噪聲的主流方法是將開關(guān)模式電源 (SMPS)納入設(shè)計方案 ，從而降低系統(tǒng)中有效的主總線軌電壓（例如，28V 或15V）。SMPS 提供一個中軌電壓，使 LDO 能夠向相應(yīng)的ADC 電源域提供純凈電壓。請參閱圖 6。

圖 6 ADC12DJ5200RF 評估模塊（EVM）的SMPS 和 LDO 設(shè)計

與線性電源相比，SMPS 設(shè)計具有若干優(yōu)點。功率損耗的減少轉(zhuǎn)化為更高效、更優(yōu)的解決方案。整個電路板上眾多 LDO 的電壓降形成的功率損耗所帶來的功率耗散會降低，同時整個 SMPS 電源電路的尺寸使得可用 PCB面積增大。單獨使用 SMPS 時必須仔細(xì)考慮所選的開關(guān)電源、濾波和電路設(shè)計布局才能實現(xiàn)所要的結(jié)果，但這完全可以實現(xiàn)。請參閱圖 7。

圖 7 ADC12DJ5200RF EVM 的“僅 SMPS” 設(shè)計

ADC 的交流性能 (SNR/SFDR) 在兩種電源設(shè)計之間處于同等水平，因為以 10.4GSPS 采樣率進(jìn)行采樣時模擬輸入頻率為 1.5GHz 的。此基本測試令人相信 SMPS 設(shè)計是可靠，如圖 8 所示。

圖 8 ADC12DJ5200RF 交流性能比較

結(jié)論

功率 IC 設(shè)計中的新技術(shù)突破已讓位于“僅 SMPS”方法，因此可將該方法運用于對噪聲敏感的許多應(yīng)用（例如雷達(dá)和高端儀器）。

本文使用了 TPS62913 低紋波和低噪聲降壓轉(zhuǎn)換器來展示這些權(quán)衡之間的差異。此降壓轉(zhuǎn)換器經(jīng)過專門設(shè)計，有助于讓電源設(shè)計滿足噪聲敏感型高速應(yīng)用對于噪聲和紋波的要求。第 2 部分第后續(xù)文章將使用 12 位 ADC12DJ5200RF射頻采樣 ADC 來定義和測量 PSRR 和電源調(diào)制比，并舉例說明了如何正確進(jìn)行功率管理權(quán)衡。