Cyclone V 器件：滿足多領(lǐng)域需求的FPGA解決方案

在當(dāng)今的電子設(shè)計(jì)領(lǐng)域，F(xiàn)PGA（現(xiàn)場(chǎng)可編程門(mén)陣列）憑借其靈活性和高性能，在眾多應(yīng)用中發(fā)揮著重要作用。Intel的Cyclone V器件便是其中一款具有代表性的產(chǎn)品，它能同時(shí)滿足不斷縮小的功耗、成本和上市時(shí)間要求，以及高容量和對(duì)成本敏感應(yīng)用日益增長(zhǎng)的帶寬需求。下面，我們就來(lái)詳細(xì)了解一下Cyclone V器件的特點(diǎn)和優(yōu)勢(shì)。

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關(guān)鍵優(yōu)勢(shì)

低功耗

Cyclone V器件基于臺(tái)積電的28nm低功耗（28LP）工藝技術(shù)構(gòu)建，并包含大量硬知識(shí)產(chǎn)權(quán)（IP）塊，與上一代器件相比，功耗最多可降低40%。這一優(yōu)勢(shì)使得Cyclone V在對(duì)功耗要求較高的應(yīng)用場(chǎng)景中表現(xiàn)出色，例如移動(dòng)設(shè)備和便攜式儀器。

邏輯集成與差異化能力提升

其采用8輸入自適應(yīng)邏輯模塊（ALM），擁有高達(dá)13.59兆位（Mb）的嵌入式存儲(chǔ)器和可變精度數(shù)字信號(hào)處理（DSP）塊。這些特性使得Cyclone V能夠?qū)崿F(xiàn)更復(fù)雜的邏輯設(shè)計(jì)，提高了設(shè)計(jì)的集成度和差異化能力。

高帶寬容量

具備3.125 Gbps和6.144 Gbps的收發(fā)器以及硬內(nèi)存控制器，能夠滿足高速數(shù)據(jù)傳輸?shù)男枨螅m用于通信、數(shù)據(jù)中心等對(duì)帶寬要求較高的領(lǐng)域。

集成硬處理器系統(tǒng)（HPS）

Cyclone V將雙核Arm Cortex - A9 MPCore處理器、硬IP和FPGA緊密集成在單個(gè)片上系統(tǒng)（SoC）中，支持超過(guò)128 Gbps的峰值帶寬，并在處理器和FPGA結(jié)構(gòu)之間實(shí)現(xiàn)了集成數(shù)據(jù)一致性。這使得開(kāi)發(fā)者可以在一個(gè)芯片上同時(shí)實(shí)現(xiàn)硬件邏輯和軟件處理，大大簡(jiǎn)化了系統(tǒng)設(shè)計(jì)。

低成本

Cyclone V器件僅需兩個(gè)核心電壓即可運(yùn)行，采用低成本的引線鍵合封裝，并包含創(chuàng)新功能，如通過(guò)協(xié)議配置（CvP）和部分重新配置，有效降低了系統(tǒng)成本。

器件變體與封裝

Cyclone V器件有多種變體可供選擇，以滿足不同應(yīng)用的需求：

• Cyclone V E：針對(duì)廣泛的通用邏輯和DSP應(yīng)用進(jìn)行了優(yōu)化，追求最低的系統(tǒng)成本和功耗。
• Cyclone V GX：適用于614 Mbps至3.125 Gbps收發(fā)器應(yīng)用，在成本和功耗方面具有優(yōu)勢(shì)。
• Cyclone V GT：是FPGA行業(yè)中6.144 Gbps收發(fā)器應(yīng)用成本和功耗最低的選擇。
• Cyclone V SE：集成了基于Arm的HPS的SoC。
• Cyclone V SX：集成了基于Arm的HPS和3.125 Gbps收發(fā)器的SoC。
• Cyclone V ST：集成了基于Arm的HPS和6.144 Gbps收發(fā)器的SoC。

每種變體都有多種封裝選項(xiàng)，用戶可以根據(jù)具體需求進(jìn)行選擇。例如，Cyclone V E器件有FineLine BGA（FBGA）、Ultra FineLine BGA（UBGA）和Micro FineLine BGA（MBGA）等封裝類型，不同的封裝對(duì)應(yīng)不同的引腳數(shù)量和資源配置。

核心特性

自適應(yīng)邏輯模塊（ALM）

Cyclone V器件使用28nm ALM作為邏輯結(jié)構(gòu)的基本構(gòu)建塊。它采用8輸入可分解查找表（LUT）和四個(gè)專用寄存器，有助于在寄存器豐富的設(shè)計(jì)中改善時(shí)序收斂，并實(shí)現(xiàn)比前代產(chǎn)品更高的設(shè)計(jì)打包能力。此外，最多可將25%的ALM配置為使用MLAB的分布式內(nèi)存。

可變精度DSP塊

Cyclone V的可變精度DSP塊支持多種信號(hào)處理精度，包括9 x 9、18 x 18和27 x 27位。它具有64位累加器、硬預(yù)加法器、級(jí)聯(lián)輸出加法器等特性，可高效實(shí)現(xiàn)各種DSP功能。在編譯時(shí)，每個(gè)DSP塊可配置為獨(dú)立的三個(gè)9 x 9、兩個(gè)18 x 18或一個(gè)27 x 27乘法器，并可通過(guò)專用的64位級(jí)聯(lián)總線級(jí)聯(lián)多個(gè)DSP塊，以實(shí)現(xiàn)更高精度的DSP功能。

嵌入式內(nèi)存塊

Cyclone V器件包含兩種類型的內(nèi)存塊：10 Kb M10K塊和640位內(nèi)存邏輯陣列塊（MLABs）。M10K塊適用于較大的內(nèi)存陣列，提供大量獨(dú)立端口；MLABs則適用于寬而淺的內(nèi)存陣列，如數(shù)字信號(hào)處理（DSP）應(yīng)用中的移位寄存器、寬淺FIFO緩沖區(qū)和濾波器延遲線。

時(shí)鐘網(wǎng)絡(luò)和PLL時(shí)鐘源

Cyclone V器件擁有16個(gè)全局時(shí)鐘網(wǎng)絡(luò)，最高可運(yùn)行至550 MHz。時(shí)鐘網(wǎng)絡(luò)架構(gòu)基于Intel的全局、象限和外圍時(shí)鐘結(jié)構(gòu)，由專用時(shí)鐘輸入引腳和分?jǐn)?shù)PLL支持。為降低功耗，Intel Quartus Prime軟件會(huì)識(shí)別并關(guān)閉未使用的時(shí)鐘網(wǎng)絡(luò)部分。PLL支持頻率合成、片上時(shí)鐘去斜、抖動(dòng)衰減等多種特性，還可進(jìn)行用戶模式重新配置和動(dòng)態(tài)相移。

FPGA通用I/O

Cyclone V器件提供高度可配置的GPIO，具有可編程總線保持和弱上拉、LVDS輸出緩沖器、片上并行終端和動(dòng)態(tài)終端等特性，支持輕松實(shí)現(xiàn)時(shí)序收斂。

PCIe Gen1和Gen2硬IP

Cyclone V GX、GT、SX和ST器件包含PCIe硬IP，支持PCIe Gen2和Gen1端點(diǎn)和根端口，最多可達(dá)x4通道配置。該硬IP獨(dú)立于核心邏輯運(yùn)行，可在不到100 ms內(nèi)完成鏈路訓(xùn)練，并提供改進(jìn)的端到端數(shù)據(jù)路徑保護(hù)。

外部?jī)?nèi)存接口

Cyclone V器件支持最多兩個(gè)用于DDR3、DDR2和LPDDR2 SDRAM設(shè)備的硬內(nèi)存控制器，每個(gè)控制器支持8至32位組件，密度最高可達(dá)4 Gb，并可選ECC。此外，所有Cyclone V器件還支持軟內(nèi)存控制器，以提供最大的靈活性。

低功耗串行收發(fā)器

Cyclone V器件提供業(yè)界最低功耗的6.144 Gbps收發(fā)器，每個(gè)通道的最大功耗估計(jì)為88 mW。收發(fā)器位于器件的左外邊緣，由物理介質(zhì)附件（PMA）、物理編碼子層（PCS）和時(shí)鐘網(wǎng)絡(luò)組成。PMA塊與芯片的其余部分隔離，確保最佳信號(hào)完整性；PCS硬IP支持多種協(xié)議和數(shù)據(jù)速率。

SoC與HPS

Cyclone V的SoC將FPGA結(jié)構(gòu)和HPS集成在單個(gè)器件中，結(jié)合了可編程邏輯的靈活性和硬IP的功率和成本優(yōu)勢(shì)。HPS由雙核Arm Cortex - A9 MPCore處理器、豐富的外設(shè)和共享多端口SDRAM內(nèi)存控制器組成，通過(guò)HPS - FPGA AXI橋?qū)崿F(xiàn)FPGA結(jié)構(gòu)和HPS之間的通信。

配置與開(kāi)發(fā)

FPGA配置和處理器啟動(dòng)

FPGA結(jié)構(gòu)和HPS在SoC中獨(dú)立供電，可獨(dú)立配置和啟動(dòng)，提供了更大的設(shè)計(jì)靈活性。例如，可先啟動(dòng)HPS，然后由HPS在軟件控制下對(duì)FPGA結(jié)構(gòu)進(jìn)行全部或部分重新配置；也可同時(shí)啟動(dòng)HPS和FPGA結(jié)構(gòu)，先配置FPGA結(jié)構(gòu)，再?gòu)腇PGA結(jié)構(gòu)可訪問(wèn)的內(nèi)存中啟動(dòng)HPS。

動(dòng)態(tài)和部分重新配置

Cyclone V器件支持動(dòng)態(tài)重新配置，可在不影響相鄰?fù)ǖ罃?shù)據(jù)傳輸?shù)那闆r下，動(dòng)態(tài)更改收發(fā)器數(shù)據(jù)速率、PMA設(shè)置或協(xié)議。部分重新配置功能允許在設(shè)備的其他部分保持運(yùn)行的同時(shí)，對(duì)部分設(shè)備進(jìn)行重新配置，提高了設(shè)備的有效邏輯密度，降低了成本和功耗。

硬件和軟件開(kāi)發(fā)

在硬件開(kāi)發(fā)方面，可使用Intel Quartus Prime軟件中的Platform Designer（Standard）系統(tǒng)集成工具配置HPS，并將FPGA結(jié)構(gòu)中的軟邏輯連接到HPS接口。在軟件開(kāi)發(fā)方面，基于Arm的SoC設(shè)備繼承了豐富的軟件開(kāi)發(fā)生態(tài)系統(tǒng)，支持Linux、VxWorks等操作系統(tǒng)。開(kāi)發(fā)者還可在Intel SoC Virtual Target上開(kāi)始特定設(shè)備的固件和軟件開(kāi)發(fā)。

總結(jié)

Cyclone V器件憑借其低功耗、高帶寬、豐富的功能和靈活的配置選項(xiàng)，適用于工業(yè)、無(wú)線和有線、軍事和汽車(chē)等多個(gè)市場(chǎng)。無(wú)論是在降低系統(tǒng)成本、提高性能還是滿足特定應(yīng)用需求方面，Cyclone V都展現(xiàn)出了強(qiáng)大的優(yōu)勢(shì)。對(duì)于電子工程師來(lái)說(shuō)，深入了解Cyclone V器件的特性和應(yīng)用，將有助于開(kāi)發(fā)出更優(yōu)秀的電子系統(tǒng)。你在使用FPGA進(jìn)行設(shè)計(jì)時(shí)，是否也遇到過(guò)類似的選擇難題呢？歡迎在評(píng)論區(qū)分享你的經(jīng)驗(yàn)和見(jiàn)解。