深入解析DS90CR217：高性能LVDS數(shù)據(jù)傳輸解決方案

在電子設(shè)計領(lǐng)域，高速數(shù)據(jù)傳輸一直是一個關(guān)鍵挑戰(zhàn)。DS90CR217作為一款由德州儀器（TI）推出的 +3.3V 上升沿數(shù)據(jù)選通 LVDS 21 位通道鏈路芯片，為解決高速數(shù)據(jù)傳輸中的 EMI 和電纜尺寸問題提供了優(yōu)秀的解決方案。本文將深入剖析 DS90CR217 的特性、工作原理及應(yīng)用設(shè)計要點(diǎn)。

文件下載：DS90CR218AMTDX NOPB.pdf

一、DS90CR217 核心特性

1. 時鐘支持與數(shù)據(jù)傳輸能力

DS90CR217 支持 20 至 85 MHz 的移位時鐘，能夠以 85 MHz 的時鐘頻率實(shí)現(xiàn)高達(dá) 1.785 Gbps 的數(shù)據(jù)吞吐量和 223 Mbytes/sec 的帶寬。其接收器輸出時鐘具有 50% 的占空比，并且在 TxINPUTs 上擁有出色的建立和保持時間，確保了數(shù)據(jù)傳輸?shù)臏?zhǔn)確性和穩(wěn)定性。

2. 低功耗與寬共模范圍

該芯片具有低功耗的特點(diǎn)，同時支持 ±1V 的共模范圍（圍繞 +1.2V），這使得它在不同的電氣環(huán)境中都能穩(wěn)定工作。

3. 窄總線設(shè)計優(yōu)勢

窄總線設(shè)計不僅減少了電纜的尺寸和成本，還降低了 EMI。其采用的 345 mV（典型值）擺幅 LVDS 器件，有效降低了電磁干擾。此外，PLL 無需外部組件，簡化了設(shè)計。

4. 兼容性與封裝

DS90CR217 兼容 TIA/EIA - 644 LVDS 標(biāo)準(zhǔn)，采用低外形 48 引腳 TSSOP 封裝，方便在各種電路板上進(jìn)行布局。

二、工作原理

DS90CR217 發(fā)射器將 21 位的 CMOS/TTL 數(shù)據(jù)轉(zhuǎn)換為三個 LVDS 數(shù)據(jù)流，并通過第四個 LVDS 鏈路與數(shù)據(jù)流并行傳輸鎖相的發(fā)射時鐘。在發(fā)射時鐘的每個周期，21 位輸入數(shù)據(jù)被采樣并傳輸。例如，在 85 MHz 的發(fā)射時鐘頻率下，每個 LVDS 數(shù)據(jù)通道以 595 Mbps 的速率傳輸 21 位 TTL 數(shù)據(jù)。

三、電氣特性

1. 絕對最大額定值

DS90CR217 的絕對最大額定值規(guī)定了其在不同參數(shù)下的安全工作范圍，如電源電壓（VCC）為 -0.3V 至 +4V，CMOS/TTL 輸入電壓為 -0.5V 至 (VCC + 0.3V) 等。了解這些額定值對于確保芯片的安全使用至關(guān)重要。

2. 推薦工作條件

推薦的工作條件包括電源電壓（VCC）為 3.0 至 3.6V，工作自由空氣溫度（TA）為 -10 至 +70°C 等。在這些條件下，芯片能夠發(fā)揮最佳性能。

3. 電氣參數(shù)

文檔中詳細(xì)列出了 CMOS/TTL 直流規(guī)格、LVDS 驅(qū)動器直流規(guī)格、發(fā)射器電源電流等電氣參數(shù)。例如，LVDS 驅(qū)動器的差分輸出電壓（VOD）在 RL = 100Ω 時為 250 至 450 mV，這些參數(shù)為電路設(shè)計提供了精確的參考。

四、應(yīng)用設(shè)計要點(diǎn)

1. 引腳描述

DS90CR217 的引腳包括 TxIN（TTL 電平輸入）、TxOUT+ 和 TxOUT -（LVDS 差分?jǐn)?shù)據(jù)輸出）、TxCLK IN（TTL 電平時鐘輸入）等。了解每個引腳的功能和作用，對于正確連接和使用芯片至關(guān)重要。

2. 電纜選擇

在數(shù)據(jù)傳輸應(yīng)用中，電纜的選擇至關(guān)重要。對于較低數(shù)據(jù)速率和較短電纜長度（<2 m）的應(yīng)用，電纜的電氣性能要求相對較低；而對于高速/長距離應(yīng)用，電纜的性能則更為關(guān)鍵。推薦使用具有恒定 100Ω 差分阻抗的電纜，并確保電纜偏斜低于 90ps（@ 85 MHz 時鐘速率）。常見的電纜類型包括扁平帶狀電纜、柔性電纜、雙絞線和 Twin - Coax 電纜，其中 Twin - Coax 電纜在高速傳輸中表現(xiàn)出色。

3. 電路板布局

為了充分發(fā)揮 LVDS 的降噪和抗 EMI 優(yōu)勢，電路板布局需要注意以下幾點(diǎn)：

• 差分線應(yīng)相鄰布置，以消除其他信號的干擾，并充分利用差分信號的噪聲抵消特性。
• 保持差分對信號走線長度相等，減少阻抗不連續(xù)性。
• 限制阻抗不連續(xù)性，如減少過孔數(shù)量和避免走線出現(xiàn) 90 度角。
• 確保差分走線阻抗與所選物理介質(zhì)的差分阻抗匹配，并與接收器輸入端的終端電阻值一致。
• 將 CHANNEL LINK TxOUT 引腳盡可能靠近電路板邊緣，減少 PCB 走線長度。

4. 未使用輸入處理

發(fā)射器的 TxIN 輸入中未使用的輸入可以接地或不連接。

5. 終端電阻

使用電流模式驅(qū)動器時，需要在接收器輸入端跨接一個終端電阻。通常，CHANNEL LINK 芯片組需要在接收器輸入的每個差分對上連接一個 100Ω 的電阻，以匹配電纜的差分模式特性阻抗。

6. 去耦電容

為了減少開關(guān)噪聲對性能的影響，建議在每個 VCC 和接地平面之間使用三個并聯(lián)的去耦電容（多層陶瓷表面貼裝形式），電容值分別為 0.1 μF、0.01 μF 和 0.001 μF。

7. 時鐘抖動

CHANNEL LINK 設(shè)備采用 PLL 來生成和恢復(fù)通過 LVDS 接口傳輸?shù)臅r鐘。為了確保時鐘輸入為干凈的低噪聲信號，需要對每個 VCC 進(jìn)行單獨(dú)的旁路接地，以最小化傳遞到 PLL 的噪聲，從而創(chuàng)建低抖動的 LVDS 時鐘。

8. 共模與差模噪聲裕量

LVDS 的典型信號擺幅為 300 mV，中心電壓為 +1.2V，CHANNEL LINK 接收器支持 100 mV 的閾值，提供約 200 mV 的差分噪聲裕量。同時，LVDS 支持從接地到 +2.4V 的輸入電壓范圍，允許由于地電位差異和共模噪聲導(dǎo)致的中心點(diǎn) ±1.0V 的偏移。

9. 發(fā)射器輸入時鐘

當(dāng)設(shè)備啟用時（(overline{PWR DWN}=HIGH)），發(fā)射器輸入時鐘必須始終存在。如果時鐘停止，必須使用 PWR DWN 引腳禁用 PLL，并在重新應(yīng)用輸入時鐘信號后保持 PWR DWN 引腳低電平，以確保設(shè)備正確復(fù)位和 PLL 鎖定。

10. 電源排序和掉電模式

CHANNEL LINK 發(fā)射器的輸出在電源電壓達(dá)到 2V 之前保持三態(tài)。當(dāng) VCC 達(dá)到 3V 且掉電引腳高于 1.5V 后 10 ms，時鐘和數(shù)據(jù)輸出開始切換?？梢酝ㄟ^斷言掉電引腳（低電平有效）將設(shè)備置于掉電模式，此時每個設(shè)備的總功耗將降至 5 μW（典型值）。

五、總結(jié)

DS90CR217 是一款功能強(qiáng)大的 LVDS 數(shù)據(jù)傳輸芯片，具有高速、低功耗、低 EMI 等優(yōu)點(diǎn)。在實(shí)際應(yīng)用中，通過合理選擇電纜、優(yōu)化電路板布局、正確處理未使用輸入、使用合適的終端電阻和去耦電容等措施，可以充分發(fā)揮其性能，實(shí)現(xiàn)可靠的高速數(shù)據(jù)傳輸。電子工程師在設(shè)計過程中，需要根據(jù)具體應(yīng)用需求，綜合考慮各種因素，以確保系統(tǒng)的穩(wěn)定性和可靠性。你在使用 DS90CR217 或類似芯片時，遇到過哪些挑戰(zhàn)呢？歡迎在評論區(qū)分享你的經(jīng)驗(yàn)。