技術(shù)規(guī)格詳解

交流規(guī)格

交流規(guī)格涵蓋了低噪聲放大器、全通道（TGC）特征等多方面參數(shù)。例如，LNA的增益有單端輸入至差分輸出和單端輸入至單端輸出兩種情況，不同增益設(shè)置下的輸入壓縮點(diǎn)、輸入共模、輸出共模等參數(shù)都有明確規(guī)定。全通道的AAF低通截止頻率可編程，范圍在8 - 18 MHz，帶寬容差為±10%，群延時(shí)變化在特定條件下為±0.3 ns。

數(shù)字規(guī)格

數(shù)字規(guī)格主要涉及時(shí)鐘輸入、CW 4LO輸入、邏輯輸入和輸出等方面。時(shí)鐘輸入（CLK +, CLK -）邏輯兼容CMOS/LVDS/LVPECL，差分輸入電壓、輸入共模電壓、輸入電阻和電容等都有相應(yīng)的參數(shù)要求。

開(kāi)關(guān)規(guī)格

開(kāi)關(guān)規(guī)格包括時(shí)鐘速率、時(shí)鐘脈寬、輸出參數(shù)等。時(shí)鐘速率有25 MSPS（模式II）、40 MSPS（模式I）、50 MSPS（模式III）三種可選，時(shí)鐘脈寬高電平和低電平均為6.25 ns。輸出參數(shù)如傳播延遲、上升時(shí)間、下降時(shí)間等也有明確規(guī)定。

典型工作特性

TGC模式

在TGC模式下，通過(guò)一系列圖表展示了折合到輸出端的噪聲柱狀圖、折合到輸入端的噪聲與頻率的關(guān)系、信噪比與GAIN +的關(guān)系等。這些特性對(duì)于理解器件在不同增益設(shè)置下的性能表現(xiàn)至關(guān)重要。例如，隨著GAIN +的變化，信噪比和噪聲性能會(huì)發(fā)生相應(yīng)改變，工程師可以根據(jù)實(shí)際需求選擇合適的增益設(shè)置。

CW多普勒模式

CW多普勒模式下，展示了正交（I/Q）相位誤差與基帶頻率的關(guān)系、噪聲系數(shù)與基帶頻率的關(guān)系等。這些特性對(duì)于醫(yī)療超聲領(lǐng)域的相控陣波束形成應(yīng)用非常關(guān)鍵，能夠幫助工程師優(yōu)化系統(tǒng)性能。

通道概述與運(yùn)行原理

通道概述

每個(gè)通道包含TGC信號(hào)路徑和CW多普勒信號(hào)路徑。LNA為兩個(gè)信號(hào)路徑提供四個(gè)用戶(hù)可調(diào)的輸入阻抗端接選項(xiàng)，CW多普勒路徑配置I/Q解調(diào)器，具有可編程相位旋轉(zhuǎn)功能，TGC路徑包括差分X - AMP? VGA、抗混疊濾波器和ADC。

TGC運(yùn)行

TGC信號(hào)路徑為全差動(dòng)路徑，能實(shí)現(xiàn)最大信號(hào)擺幅并減少偶數(shù)階失真。通過(guò)公式計(jì)算所需最高和最低增益，系統(tǒng)增益分配明確，包括LNA、衰減器、VGA放大器、濾波器和ADC的增益。增益控制接口的斜度為28 dB/V，增益控制范圍為 - 0.8 V至 + 0.8 V，通過(guò)GAIN +和GAIN -引腳控制增益。

CW多普勒運(yùn)行

AD9278每個(gè)通道的I/Q解調(diào)器具有單獨(dú)的可編程移相器，通過(guò)SPI端口可選擇16延遲狀態(tài)/360°（或22.5°/步進(jìn)）。內(nèi)部0°和90°的LO數(shù)字相位由4分頻邏輯電路產(chǎn)生，正交LO信號(hào)占空比為50%。在波束形成應(yīng)用中，通過(guò)RESET引腳同步LO分頻電路，確保通道間相位匹配。

串行端口接口（SPI）

硬件接口

SPI由SCLK（串行時(shí)鐘）、SDIO（串行數(shù)據(jù)輸入/輸出）和CSB（片選信號(hào)）三個(gè)引腳組成。SCLK用于同步讀寫(xiě)操作，SDIO為雙功能引腳，CSB為低電平有效控制引腳。

存儲(chǔ)器映射

存儲(chǔ)器映射大致分為芯片配置寄存器映射、器件索引和傳送寄存器映射以及程序寄存器映射三個(gè)部分。通過(guò)向相應(yīng)寄存器寫(xiě)入數(shù)據(jù)，可以配置器件的各種功能，如占空比穩(wěn)定器的開(kāi)關(guān)、測(cè)試模式的選擇等。

設(shè)計(jì)建議與注意事項(xiàng)

電源和接地

連接電源時(shí)，建議使用兩個(gè)獨(dú)立的1.8 V電源，分別用于模擬（AVDD）和數(shù)字（DRVDD）。如果只有一個(gè)1.8 V電源，需進(jìn)行適當(dāng)隔離。同時(shí)，要針對(duì)所有電源使用多個(gè)去耦電容，放置在接近PCB入口點(diǎn)和器件的位置，并縮短走線長(zhǎng)度。AD9278僅需要一個(gè)PCB接地層，對(duì)模擬、數(shù)字和時(shí)鐘部分進(jìn)行適當(dāng)去耦和分隔。

時(shí)鐘輸入

為充分發(fā)揮芯片性能，應(yīng)使用差分信號(hào)作為采樣時(shí)鐘輸入端（CLK +和CLK -）的時(shí)鐘信號(hào)，可通過(guò)變壓器或電容器交流耦合。時(shí)鐘輸入占空比范圍廣，內(nèi)置占空比穩(wěn)定器（DCS）可提供標(biāo)稱(chēng)占空比為50%的內(nèi)部時(shí)鐘信號(hào)。高速、高分辨率ADC對(duì)時(shí)鐘輸入信號(hào)質(zhì)量敏感，應(yīng)選擇低抖動(dòng)、晶控振蕩器作為時(shí)鐘源。

數(shù)字輸出

默認(rèn)設(shè)置下，AD9278差分輸出符合ANSI - 644 LVDS標(biāo)準(zhǔn)，可通過(guò)SPI接口更改為低功耗、減少信號(hào)選項(xiàng)。LVDS輸出便于與具有LVDS能力的定制ASIC和FPGA連接，推薦使用單一點(diǎn)到點(diǎn)網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)，并將100 Ω端接電阻靠近接收器放置。

AD9278以其豐富的功能和卓越的性能，為醫(yī)療超聲和汽車(chē)?yán)走_(dá)等應(yīng)用提供了強(qiáng)大的支持。工程師在設(shè)計(jì)過(guò)程中，需要深入理解其技術(shù)規(guī)格和工作原理，合理利用各項(xiàng)特性，以實(shí)現(xiàn)系統(tǒng)的優(yōu)化設(shè)計(jì)。大家在實(shí)際應(yīng)用中是否遇到過(guò)類(lèi)似器件的使用問(wèn)題呢？歡迎在評(píng)論區(qū)分享交流。