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集成電路制造中多晶硅柵刻蝕工藝介紹

中科院半導(dǎo)體所 ? 來源:Jeff的芯片世界 ? 2026-04-01 16:15 ? 次閱讀
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文章來源:Jeff的芯片世界

原文作者:Jeff的芯片世界

集成電路制造中,柵極線寬通常被用作技術(shù)節(jié)點(diǎn)的定義標(biāo)準(zhǔn),線寬越小,單位面積內(nèi)可容納的晶體管數(shù)量越多,芯片性能隨之提升。

隨著工藝尺寸持續(xù)縮小至90nm及以下節(jié)點(diǎn),柵極制造面臨日益嚴(yán)峻的挑戰(zhàn),其中多晶硅柵極因其獨(dú)特優(yōu)勢而長期占據(jù)主流地位。多晶硅柵極可在高溫源/漏擴(kuò)散工藝中作為掩模實(shí)現(xiàn)自對準(zhǔn)摻雜,與SiO?界面工藝兼容且耐高溫退火,同時可通過改變摻雜類型有效調(diào)節(jié)MOSFET閾值電壓。在柵極材料演變歷程中,從早期金屬柵到多晶硅柵,再到0.35μm時代的WSi加多晶硅,0.25μm后又回歸多晶硅柵,直至28nm之后重新啟用金屬柵。

多晶硅柵刻蝕的主要步驟

多晶硅柵極刻蝕通常包含預(yù)刻蝕、主刻蝕和過刻蝕三個步驟。預(yù)刻蝕用于去除多晶硅表面的自然氧化膜、硬掩模和污染物,常用含氟氣體如CF?、CHF?等。主刻蝕負(fù)責(zé)刻蝕大部分多晶硅膜,要求較高的刻蝕速率,同時對氧化硅的選擇比較低。主刻蝕氣體以Cl?、HBr、HCl為主,其中Cl?與硅反應(yīng)生成揮發(fā)性SiCl?,HBr生成揮發(fā)性SiBr?。該步驟通常采用終點(diǎn)檢測系統(tǒng)來監(jiān)測底部柵極介質(zhì)層。當(dāng)工藝節(jié)點(diǎn)達(dá)到90nm、65nm時,可在傳統(tǒng)氣體中加入適量SF?和NF?等氟基氣體,以防止多晶硅柵極形狀畸變和預(yù)摻雜負(fù)載現(xiàn)象。過刻蝕用于去除刻蝕殘留物和剩余多晶硅,要求對底部柵極氧化層具有較高選擇比,因此不得使用任何含氟氣體,以免損傷柵極氧化層并形成刻蝕微槽。

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在多晶硅刻蝕中,HBr/Cl?是主要的氣體組合,其他氣體作為添加氣體使用。核心反應(yīng)機(jī)理為Si + Cl? → SiCl?。不同氣體各有功能:Cl?為主要刻蝕氣體,HBr可提供側(cè)壁鈍化作用,HeO?相當(dāng)于O?用于調(diào)控對SiO?的選擇比,SF?和NF?刻蝕速率極高但均勻性較差且傾向各向同性,含氟碳化合物氣體既可提供氟自由基也可產(chǎn)生聚合物沉積,N?用于調(diào)控刻蝕形貌。

關(guān)鍵工藝參數(shù)及其控制方法

刻蝕后檢測得到的關(guān)鍵參數(shù)包括柵線條寬特征尺寸、線條均勻性、密集區(qū)與稀疏區(qū)刻蝕偏差、線寬粗糙度等,這些參數(shù)直接影響器件性能與良率。漏飽和電流正比于器件有效溝道長度,與多晶硅柵的CDU密切相關(guān);而V_min雙斜率問題則依賴于TPEB的表現(xiàn),好的TPEB結(jié)構(gòu)不會產(chǎn)生該問題;LWR與閾值電壓變化相關(guān),會明顯增大關(guān)態(tài)電流泄漏。改善AEI CDU的成熟方法之一是進(jìn)行ADI劑量補(bǔ)償,即在已知片內(nèi)AEI CD分布情況下,對ADI CD分布進(jìn)行補(bǔ)償,例如在晶圓邊緣處增大CD。但這種方法不能解決多晶硅柵極底部形狀的負(fù)載,且易引入更多疏密負(fù)載。

在刻蝕方面,底部抗反射涂層打開步驟是同時改進(jìn)CDU、TPEB和LWR的關(guān)鍵手段。通過實(shí)驗(yàn)設(shè)計(jì)在偏置電壓、腔室壓力和晶圓溫度中選擇最佳條件。晶圓溫度對CDU影響非常明顯;對于TPEB,高壓和低偏置是好的組合,但該條件會使LWR惡化。LWR的改善需關(guān)注氣體組合,采用HBr基條件進(jìn)行BARC打開優(yōu)于Cl?基,因?yàn)镠Br基能提供更強(qiáng)的光刻膠側(cè)墻保護(hù)。

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柵極形狀的優(yōu)化與常見缺陷

多晶硅柵的形狀主要取決于主刻蝕步驟,其改善可與CDU、TPEB、LWR無關(guān)。主刻蝕和過刻蝕步驟中的偏置電壓和工藝時間對柵極形狀有顯著影響,側(cè)墻角可作為評價指標(biāo)。主刻蝕時間增加會使側(cè)墻角增大,而主刻蝕偏置電壓增高、過刻蝕時間增加或偏置電壓增高均會使側(cè)墻角變小。過刻蝕時間增加往往引起頸縮現(xiàn)象惡化。

對于65nm及以下工藝節(jié)點(diǎn),多晶硅柵上任何微小缺口或腳都會改變柵的有效長度,影響器件性能。研究表明,局部刻蝕可能取決于多晶硅薄膜與襯底界面處的應(yīng)力,優(yōu)化多晶薄膜的本征應(yīng)力有可能減小甚至消除多晶硅柵的腳。例如,當(dāng)本征薄膜應(yīng)力變?yōu)楦蟮膲嚎s應(yīng)力時,底部形狀會從小腳演變?yōu)閹缀鯚o小腳,再到小缺口。此外,線邊緣收縮可通過底部抗反射涂層打開步驟的優(yōu)化得到改善,柵刻蝕后出現(xiàn)的硅凹陷可通過過刻蝕步驟調(diào)節(jié)得到改善。

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原文標(biāo)題:多晶硅柵刻蝕工藝介紹

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