探索AD1877：?jiǎn)坞娫?6位立體聲ADC的卓越性能與應(yīng)用

在數(shù)字音頻領(lǐng)域，模擬到數(shù)字的轉(zhuǎn)換至關(guān)重要。AD1877作為一款單電源16位立體聲ADC，憑借其出色的性能和靈活的設(shè)計(jì)，在眾多應(yīng)用中展現(xiàn)出獨(dú)特的優(yōu)勢(shì)。下面將從多個(gè)方面深入介紹AD1877。

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產(chǎn)品概述

AD1877是一款基于Sigma Delta（∑?）技術(shù)的立體聲、16位過(guò)采樣ADC，專為需要單5V電源的數(shù)字音頻帶寬應(yīng)用而設(shè)計(jì)。它的每個(gè)單端通道由一個(gè)四階一位噪聲整形調(diào)制器和一個(gè)數(shù)字抽取濾波器組成。片上電壓基準(zhǔn)在溫度和時(shí)間上保持穩(wěn)定，為兩個(gè)通道定義了滿量程范圍。兩個(gè)通道的數(shù)字輸出數(shù)據(jù)被時(shí)分復(fù)用到一個(gè)靈活的串行接口上。

產(chǎn)品特性

電氣特性

• 電源與輸入：采用單5V電源供電，具有單端雙通道模擬輸入。
• 性能指標(biāo)：動(dòng)態(tài)范圍典型值達(dá)92dB，S/(THD+N)典型值為90dB，抽取器通帶紋波僅0.006dB。
• 調(diào)制與抽取：擁有四階、64倍過(guò)采樣調(diào)制器和三級(jí)線性相位抽取器。
• 時(shí)鐘與功耗：支持 (256 ×F{S}) 或 (384 ×F{S}) 輸入時(shí)鐘，掉電模式功耗小于100W（典型值）。
• 其他特性：具備輸入過(guò)范圍指示、片上電壓基準(zhǔn)和靈活的串行輸出接口，采用28引腳SOIC封裝。

應(yīng)用領(lǐng)域

AD1877適用于多種消費(fèi)類數(shù)字音頻設(shè)備，如數(shù)字音頻接收器、數(shù)字音頻記錄器（包括便攜式CD - R、DCC、MD和DAT）、多媒體和消費(fèi)電子設(shè)備、采樣音樂(lè)合成器以及數(shù)字卡拉OK系統(tǒng)等。

工作原理

調(diào)制器噪聲整形

AD1877的立體聲內(nèi)部差分模擬調(diào)制器采用了專有的前饋和反饋架構(gòu)。該架構(gòu)能以單位傳遞函數(shù)通過(guò)音頻頻段的輸入信號(hào)，同時(shí)將一位比較器產(chǎn)生的量化噪聲整形到音頻頻段之外。通過(guò)精心設(shè)計(jì)，量化噪聲傳遞函數(shù)可被指定為高通濾波器，將量化噪聲從音頻頻段轉(zhuǎn)移到更高頻率區(qū)域。此外，調(diào)制器還包含一個(gè)從第四積分器輸出到第三積分器輸入的反饋諧振器，可靈活放置噪聲傳遞函數(shù)中的零點(diǎn)，實(shí)現(xiàn)更有效的噪聲整形。64倍過(guò)采樣簡(jiǎn)化了高性能音頻模數(shù)轉(zhuǎn)換系統(tǒng)的實(shí)現(xiàn)，抗混疊要求低，單極點(diǎn)濾波通常就足以消除接近 (F_{S}) 及其高次諧波的輸入。四階架構(gòu)能有效將噪聲整形到音頻頻段之外，并抑制所有∑?架構(gòu)中產(chǎn)生的空閑音。AD1877的調(diào)制器經(jīng)過(guò)精心設(shè)計(jì)、仿真和測(cè)試，在其額定輸入范圍內(nèi)的任何輸入下都能保持穩(wěn)定，若輸入過(guò)載，它會(huì)在5μs內(nèi)自動(dòng)復(fù)位。

數(shù)字濾波器特性

數(shù)字抽取器接收調(diào)制器的立體聲位流，并同時(shí)執(zhí)行兩項(xiàng)操作。一是對(duì)調(diào)制器整形到高頻的量化噪聲和其他音頻頻段外的輸入信號(hào)進(jìn)行低通濾波；二是將數(shù)據(jù)速率降低到等于 (F{S}) 的輸出字速率。抽取器實(shí)現(xiàn)了對(duì)稱有限脈沖響應(yīng)（FIR）濾波器，具有線性相位響應(yīng)，能實(shí)現(xiàn)窄過(guò)渡帶（ (0.1 ×F{S}) ）、高阻帶衰減（>90dB）和低通帶紋波（<0.006dB）。窄過(guò)渡帶允許以低至44.1kHz的 (F{S}) 對(duì)20kHz輸入信號(hào)進(jìn)行無(wú)衰減數(shù)字化。阻帶衰減足以消除調(diào)制器量化噪聲對(duì)輸出的影響，低通帶紋波可防止數(shù)字濾波器對(duì)音頻信號(hào)產(chǎn)生失真。需要注意的是，數(shù)字濾波器本身以 (64 ×F{S}) 運(yùn)行，因此通帶、過(guò)渡帶和阻帶的奈奎斯特鏡像會(huì)在頻譜中以 (64 ×F_{S}) 的倍數(shù)重復(fù)出現(xiàn)。

采樣延遲

由于FIR濾波器的線性相位特性，群延遲變化（即不同頻率下群延遲的差異）基本為零。

操作特性

電壓基準(zhǔn)和外部濾波電容

AD1877包含一個(gè)+2.25V的板載基準(zhǔn)，用于確定輸入范圍。左右參考引腳（14和15）應(yīng)按圖3所示，用0.1μF陶瓷芯片電容與4.7μF鉭電容并聯(lián)旁路，且陶瓷芯片電容應(yīng)靠近引腳?？赏ㄟ^(guò)在 (V{REF} L) （引腳14）和 (V{REF} R) （引腳15）引腳施加外部參考電壓來(lái)覆蓋內(nèi)部基準(zhǔn)，但不能單獨(dú)覆蓋左右參考引腳，且參考引腳仍需按圖3所示旁路。不建議使用大于建議值4.7μF的電容旁路參考引腳，因?yàn)檩^大電容的充電時(shí)間長(zhǎng)，可能影響自動(dòng)校準(zhǔn)結(jié)果。AD1877需要在引腳11、12、17和18上使用四個(gè)外部濾波電容，這些電容用于濾波單端到差分轉(zhuǎn)換器的輸出，應(yīng)選用470pF NPO陶瓷芯片電容，并盡可能靠近AD1877封裝放置。

采樣時(shí)鐘

AD1877的串行接口支持主模式和從模式。在從模式下，串行接口時(shí)鐘必須由外部公共源提供；在主模式下，串行接口時(shí)鐘輸出由CLKIN內(nèi)部生成。

復(fù)位、自動(dòng)校準(zhǔn)和掉電

有源低電平RESET引腳（引腳23）用于初始化數(shù)字抽取濾波器并清除輸出數(shù)據(jù)緩沖區(qū)。復(fù)位狀態(tài)下，AD1877定義為輸出的所有數(shù)字引腳都被驅(qū)動(dòng)到地（BCLK除外，其被驅(qū)動(dòng)到RDEDGE（引腳6）定義的狀態(tài)）。建議在初始上電時(shí)復(fù)位AD1877，以確保設(shè)備正確校準(zhǔn)。復(fù)位信號(hào)必須保持低電平的時(shí)間應(yīng)滿足“規(guī)格”部分的要求。復(fù)位脈沖與主時(shí)鐘CLKIN異步，但如果系統(tǒng)中使用多個(gè)AD1877并希望它們同時(shí)退出復(fù)位狀態(tài)，公共復(fù)位脈沖應(yīng)與CLKIN同步。多個(gè)AD1877可通過(guò)使用單個(gè)主時(shí)鐘和單個(gè)復(fù)位信號(hào)實(shí)現(xiàn)同步。退出復(fù)位后，所有AD1877將同時(shí)開(kāi)始采樣。在從模式下，AD1877在LRCK的第一個(gè)下降沿之后的第一個(gè)上升沿之前處于非活動(dòng)狀態(tài)（所有輸出靜止，包括WCLK）。這個(gè)初始的LRCK低電平然后高電平的邊沿可用于相對(duì)于系統(tǒng)中的其他AD1877“偏移”一個(gè)AD1877的采樣啟動(dòng)時(shí)間。AD1877通過(guò)片上自動(dòng)偏移校準(zhǔn)實(shí)現(xiàn)指定性能，無(wú)需用戶調(diào)整。自動(dòng)校準(zhǔn)在復(fù)位后立即進(jìn)行，可消除單端到差分轉(zhuǎn)換器、模擬調(diào)制器和抽取濾波器中的任何偏移。自動(dòng)校準(zhǔn)大約需要 (8192 ×(1 /(F{L} overline{R}{CK}))) 秒完成，在大多數(shù)應(yīng)用中只需在上電時(shí)執(zhí)行一次。在從模式下，自動(dòng)校準(zhǔn)所需的8192個(gè)周期在LRCK的第一個(gè)下降沿之后的第一個(gè)上升沿之后開(kāi)始。AD1877的掉電模式通過(guò)有源低電平RESET引腳（引腳23）啟用，掉電狀態(tài)下轉(zhuǎn)換器關(guān)閉，不進(jìn)行轉(zhuǎn)換。離開(kāi)掉電狀態(tài)時(shí)，AD1877將復(fù)位并開(kāi)始自動(dòng)校準(zhǔn)。通過(guò)減慢主時(shí)鐘輸入可進(jìn)一步降低功耗，但需注意AD1877有最小時(shí)鐘頻率要求。

標(biāo)簽過(guò)范圍輸出

應(yīng)用問(wèn)題

推薦輸入結(jié)構(gòu)

AD1877的輸入結(jié)構(gòu)為單端，便于電路板設(shè)計(jì)師實(shí)現(xiàn)高度功能集成。推薦的輸入電路如圖2所示，其中1μF交流耦合電容可實(shí)現(xiàn)5V供電下的輸入電平偏移，并確保自動(dòng)校準(zhǔn)能正確消除偏移。單極點(diǎn)抗混疊RC濾波器的3dB點(diǎn)為240kHz，在20kHz處基本無(wú)衰減，在3MHz處衰減約22dB，足以抑制 (F_{S}) 噪聲調(diào)制。若模擬輸入外部交流耦合，則圖2中的1μF交流耦合電容可省略。

模擬輸入電壓擺幅

模擬輸入的單端輸入范圍在數(shù)據(jù)手冊(cè)的“規(guī)格”部分以相對(duì)值指定。削波發(fā)生時(shí)的輸入電平與電壓基準(zhǔn)電平線性相關(guān)，即基準(zhǔn)電壓高于典型值2.25V時(shí)，允許的無(wú)削波輸入范圍相應(yīng)變寬；基準(zhǔn)電壓低于典型值時(shí)，允許的輸入范圍相應(yīng)變窄。最大輸入電壓擺幅可通過(guò)以下比例計(jì)算： [frac{2.25 V (nominal reference voltage) }{3.1 V p-p(nominal voltage swing )}=frac{X Volts (measured reference voltage) }{Y Volts (maximum swing without clipping) }]

布局和去耦考慮

要獲得AD1877的最佳性能，需密切關(guān)注電路板布局。遵循以下原則可在目標(biāo)系統(tǒng)中實(shí)現(xiàn)92dB動(dòng)態(tài)范圍和90dB S/(THD + N)的典型值。AD1877評(píng)估板的原理圖和布局圖可從Analog Devices獲取，這些設(shè)計(jì)實(shí)現(xiàn)了以下推薦原則：

• 電源引腳旁路：器件兩側(cè)各有一對(duì)數(shù)字電源引腳（引腳4和5、引腳24和25），用戶應(yīng)在每對(duì)電源引腳上盡可能靠近引腳處并聯(lián)一個(gè)旁路芯片電容（10nF陶瓷）和一個(gè)去耦電容（1μF鉭），并使引腳與電容之間的走線盡可能短而寬，以防止數(shù)字電源電流瞬變通過(guò)電感傳輸?shù)狡骷斎?。模擬電源（引腳9）到模擬接地平面之間應(yīng)使用0.1μF芯片模擬電容與1.0μF鉭電容并聯(lián)，且引腳與電容之間的走線也應(yīng)盡可能短而寬。
• 接地平面設(shè)計(jì)：AD1877應(yīng)放置在分割接地平面上，數(shù)字接地平面位于封裝頂部下方，模擬接地平面位于封裝底部下方，分割位置在引腳8和9之間以及引腳20和21之間。接地平面應(yīng)在封裝中心下方的一處用約3mm的走線連接，這種接地平面技術(shù)可最小化射頻傳輸和接收。
• 參考引腳旁路：每個(gè)參考引腳（14和15）應(yīng)用0.1μF陶瓷芯片電容與4.7μF鉭電容并聯(lián)旁路，0.1μF芯片電容應(yīng)盡可能靠近封裝引腳，參考引腳到該電容的走線應(yīng)盡可能短而寬，并避免該走線與任何模擬走線（引腳10、11、12、17、18、19）耦合，否則會(huì)導(dǎo)致偶次諧波失真。若參考電壓需在印刷電路板的其他位置使用，應(yīng)與任何信號(hào)相關(guān)走線屏蔽，以防止失真。
• 數(shù)字輸出負(fù)載：應(yīng)盡可能減小器件數(shù)字輸出的電容負(fù)載，以減少?gòu)臄?shù)字電源引腳汲取的數(shù)字尖峰電流，保持IC襯底安靜。

提高SNR的方法

提高模數(shù)轉(zhuǎn)換系統(tǒng)動(dòng)態(tài)范圍和SNR的一種經(jīng)濟(jì)有效的方法是將多個(gè)AD1877通道與一個(gè)公共模擬輸入并聯(lián)使用。由于獨(dú)立調(diào)制器通道中的噪聲不相關(guān)，每增加一倍AD1877通道數(shù)量，系統(tǒng)動(dòng)態(tài)范圍可提高3dB。相應(yīng)抽取器通道的數(shù)字輸出需進(jìn)行算術(shù)平均，以獲得正確數(shù)據(jù)格式的改進(jìn)結(jié)果，通用微處理器或DSP可輕松完成平均操作。圖5展示了使用單個(gè)AD1877的兩個(gè)通道與單聲道輸入并聯(lián)以提高動(dòng)態(tài)范圍3dB的電路。立體聲實(shí)現(xiàn)則需要使用兩個(gè)AD1877，并采用圖2所示的推薦輸入結(jié)構(gòu)。

數(shù)字接口

操作模式

串行端口數(shù)據(jù)時(shí)序序列

RDEDGE輸入（引腳6）選擇位時(shí)鐘（BCLK）極性。RDEDGE為高電平時(shí)，數(shù)據(jù)在BCLK下降沿傳輸，在BCLK上升沿有效；RDEDGE為低電平時(shí)，數(shù)據(jù)在BCLK上升沿傳輸，在BCLK下降沿有效。“采樣”用于表示串行數(shù)據(jù)有效的BCLK邊沿（上升或下降），“傳輸”用于表示另一個(gè)BCLK邊沿。S/M輸入（引腳7）選擇從模式（S/M為高電平）或主模式（S/M為低電平）。在從模式下，BCLK可以是連續(xù)的或門(mén)控的。在主模式下，位時(shí)鐘（BCLK