AD7265：高性能12位SAR ADC的深度解析

在電子設(shè)計(jì)領(lǐng)域，模數(shù)轉(zhuǎn)換器（ADC）的性能直接影響著整個(gè)系統(tǒng)的精度和效率。AD7265作為一款由Analog Devices推出的雙路12位、高速、低功耗逐次逼近型ADC，憑借其卓越的性能和靈活的配置，在眾多應(yīng)用場(chǎng)景中展現(xiàn)出強(qiáng)大的競(jìng)爭(zhēng)力。本文將對(duì)AD7265進(jìn)行全面深入的剖析，為電子工程師在設(shè)計(jì)中提供有價(jià)值的參考。

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1. 核心特性亮點(diǎn)

1.1 高性能指標(biāo)

AD7265具備雙12位、3通道ADC，吞吐量高達(dá)1 MSPS，能滿足高速數(shù)據(jù)采集的需求。其工作電壓范圍為2.7 V至5.25 V，在不同電源電壓下展現(xiàn)出不同的功耗特性：3 V供電時(shí)，1 MSPS吞吐量下功耗僅7 mW；5 V供電時(shí)，1 MSPS吞吐量下功耗為17 mW。這種低功耗設(shè)計(jì)使得AD7265在對(duì)功耗敏感的應(yīng)用中表現(xiàn)出色。

1.2 靈活的輸入配置

該ADC的模擬輸入可通過引腳進(jìn)行靈活配置，支持12通道單端輸入、6通道全差分輸入和6通道偽差分輸入。在50 kHz輸入頻率下，SINAD可達(dá)70 dB，保證了信號(hào)轉(zhuǎn)換的高質(zhì)量。此外，片上集成了精確的2.5 V參考電壓，在25°C時(shí)最大誤差為±0.2%，溫度系數(shù)最大為20 ppm/°C，為精確測(cè)量提供了可靠的基準(zhǔn)。

1.3 高速串行接口

AD7265采用高速串行接口，與SPI?、QSPI?、MICROWIRE?和DSP兼容，方便與各種微處理器或DSP進(jìn)行連接。其工作溫度范圍為 -40°C至 +125°C，適應(yīng)惡劣的工作環(huán)境。同時(shí)，具備關(guān)機(jī)模式，最大電流僅1 μA，進(jìn)一步降低了功耗。

2. 工作原理與結(jié)構(gòu)

2.1 電路組成

AD7265內(nèi)部包含兩個(gè)片上差分跟蹤保持放大器、兩個(gè)逐次逼近型ADC和一個(gè)帶有兩個(gè)獨(dú)立數(shù)據(jù)輸出引腳的串行接口。串行時(shí)鐘輸入不僅用于訪問數(shù)據(jù)，還為每個(gè)逐次逼近型ADC提供時(shí)鐘源。模擬輸入范圍可選擇0 V至 (V{REF}) 或0 V至 (2 × V{REF}) ，并可配置為單端或差分輸入。

2.2 轉(zhuǎn)換過程

ADC的轉(zhuǎn)換過程基于兩個(gè)電容DAC。在采集階段，采樣電容陣列獲取輸入的差分信號(hào)；轉(zhuǎn)換開始時(shí)，控制邏輯和電荷再分配DAC通過對(duì)采樣電容陣列進(jìn)行電荷的加減操作，使比較器重新平衡，從而完成轉(zhuǎn)換并生成輸出代碼。需要注意的是，驅(qū)動(dòng) (V{IN}) +和 (V{IN}) -引腳的源輸出阻抗必須匹配，否則會(huì)導(dǎo)致輸入信號(hào)的建立時(shí)間不同，產(chǎn)生誤差。

3. 模擬輸入模式

3.1 單端模式

AD7265可提供12個(gè)單端模擬輸入通道。對(duì)于高阻抗信號(hào)源，建議在輸入前對(duì)信號(hào)進(jìn)行緩沖。模擬輸入范圍可編程為0至 (V{REF}) 或0至 (2 × V{REF}) 。若采樣的模擬輸入信號(hào)為雙極性，可利用ADC的內(nèi)部參考電壓對(duì)信號(hào)進(jìn)行外部偏置，使其符合ADC的輸入要求。

3.2 差分模式

該模式下，AD7265具有6個(gè)差分模擬輸入對(duì)。差分信號(hào)具有抗共模噪聲和改善失真性能的優(yōu)勢(shì)。差分信號(hào)的幅度為 (V{IN}) +和 (V{IN}) -引腳信號(hào)的差值，共模電壓為兩者的平均值。在進(jìn)行差分輸入時(shí)，需要同時(shí)驅(qū)動(dòng) (V{IN}) +和 (V{IN}) -引腳，使其輸入兩個(gè)幅度為 (V{REF}) （或 (2 × V{REF}) ）且相位相差180°的信號(hào)。共模電壓需外部設(shè)置，其范圍隨 (V_{REF}) 的變化而變化。

3.3 偽差分模式

AD7265支持6個(gè)偽差分對(duì)。在這種模式下， (V{IN}) +連接到信號(hào)源， (V{IN}) -引腳施加直流輸入電壓，為 (V_{IN}) +輸入提供偏移。偽差分輸入的優(yōu)點(diǎn)是將模擬輸入信號(hào)地與ADC的地分離，可消除直流共模電壓。

4. 工作模式與電源管理

4.1 正常模式

適用于對(duì)吞吐量要求較高的應(yīng)用。在該模式下，AD7265始終保持全功率運(yùn)行，無需考慮上電時(shí)間。轉(zhuǎn)換在 (overline{CS}) 信號(hào)的下降沿啟動(dòng)，完成一次轉(zhuǎn)換并獲取結(jié)果需要14個(gè)串行時(shí)鐘周期。

4.2 部分掉電模式

適用于對(duì)吞吐量要求較低的應(yīng)用。在轉(zhuǎn)換過程中，在第二個(gè)SCLK下降沿之后且第十個(gè)SCLK下降沿之前將 (overline{CS}) 信號(hào)拉高，ADC進(jìn)入部分掉電模式，此時(shí)除片上參考和參考緩沖器外，所有模擬電路均斷電。退出該模式時(shí)，需進(jìn)行一次虛擬轉(zhuǎn)換，約1 μs后設(shè)備完全上電，后續(xù)轉(zhuǎn)換可得到有效數(shù)據(jù)。

4.3 完全掉電模式

適用于吞吐量要求更低的應(yīng)用。進(jìn)入該模式需在兩個(gè)連續(xù)的轉(zhuǎn)換周期中，在第二個(gè)SCLK下降沿之后且第十個(gè)SCLK下降沿之前將 (overline{CS}) 信號(hào)拉高。退出時(shí)同樣進(jìn)行虛擬轉(zhuǎn)換，從完全掉電模式上電約需1.5 ms。

5. 串行接口與微處理器連接

5.1 串行接口

AD7265的串行接口通過串行時(shí)鐘控制數(shù)據(jù)傳輸和轉(zhuǎn)換過程。 (overline{CS}) 信號(hào)的下降沿啟動(dòng)數(shù)據(jù)傳輸和轉(zhuǎn)換，轉(zhuǎn)換至少需要14個(gè)SCLK周期。若使用16個(gè)SCLK傳輸，數(shù)據(jù)后會(huì)出現(xiàn)兩個(gè)尾隨零。通過控制 (overline{CS}) 信號(hào)的高低電平，可以在一個(gè)數(shù)據(jù)線上讀取兩個(gè)ADC的轉(zhuǎn)換結(jié)果。

5.2 微處理器連接

AD7265的串行接口可直接與多種微處理器連接。例如，與ADSP - 2181、ADSP - BF531、TMS320C541和DSP563xx等常見的微控制器和DSP接口時(shí)，只需進(jìn)行相應(yīng)的寄存器設(shè)置，無需額外的邏輯電路。通過合理設(shè)置寄存器，可以實(shí)現(xiàn)數(shù)據(jù)的準(zhǔn)確傳輸和功率管理。

6. 應(yīng)用提示

6.1 接地與布局

為減少模擬和數(shù)字部分之間的耦合，AD7265的模擬和數(shù)字電源獨(dú)立且引腳分開。PCB設(shè)計(jì)應(yīng)將模擬和數(shù)字部分分開，并使用獨(dú)立的接地平面。所有AGND引腳應(yīng)連接到AGND平面，數(shù)字和模擬接地平面應(yīng)在一點(diǎn)連接。同時(shí)，應(yīng)避免數(shù)字線路在器件下方布線，時(shí)鐘信號(hào)應(yīng)進(jìn)行屏蔽，避免靠近模擬輸入。

6.2 PCB設(shè)計(jì)指南

對(duì)于LFCSP封裝，PCB焊盤應(yīng)比封裝焊盤略大，以確保焊點(diǎn)尺寸最大化。底部的散熱焊盤應(yīng)至少與封裝的暴露焊盤大小相同，并通過熱過孔連接到AGND，以提高散熱性能。

6.3 性能評(píng)估

通過評(píng)估板可以對(duì)AD7265的交流和直流性能進(jìn)行評(píng)估。評(píng)估板配備了軟件，可進(jìn)行快速傅里葉變換（FFT）和代碼直方圖等測(cè)試，方便工程師了解ADC的性能。

7. 總結(jié)

AD7265憑借其高性能、低功耗、靈活的輸入配置和豐富的工作模式，為電子工程師在數(shù)據(jù)采集和處理領(lǐng)域提供了一個(gè)優(yōu)秀的選擇。在實(shí)際設(shè)計(jì)中，工程師需要根據(jù)具體的應(yīng)用需求，合理選擇輸入模式、工作模式和電源管理策略，同時(shí)注意PCB的設(shè)計(jì)和布局，以充分發(fā)揮AD7265的性能優(yōu)勢(shì)。你在使用AD7265或其他類似ADC時(shí)遇到過哪些問題呢？歡迎在評(píng)論區(qū)分享你的經(jīng)驗(yàn)和見解。