高性能24位ADC——AD7765的深度解析

在電子設(shè)計(jì)領(lǐng)域，ADC（模擬 - 數(shù)字轉(zhuǎn)換器）的性能對(duì)整個(gè)系統(tǒng)的表現(xiàn)起著至關(guān)重要的作用。今天要給大家詳細(xì)介紹的是Analog Devices公司的AD7765，一款高性能的24位sigma - delta（Σ - Δ）ADC，它在數(shù)據(jù)采集、振動(dòng)分析、儀器儀表等領(lǐng)域有著廣泛的應(yīng)用前景。

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一、AD7765的特性亮點(diǎn)

1. 卓越的性能指標(biāo)

AD7765具備寬輸入帶寬和出色的直流規(guī)格，在156 kHz輸出數(shù)據(jù)速率下能實(shí)現(xiàn)112 dB的動(dòng)態(tài)范圍，在78.125 kHz輸出數(shù)據(jù)速率時(shí)動(dòng)態(tài)范圍可達(dá)115 dB，最大全濾波輸出字速率為156 kHz。這種高動(dòng)態(tài)范圍使得它能夠精確地處理微弱信號(hào)和強(qiáng)信號(hào)，適用于對(duì)信號(hào)精度要求極高的應(yīng)用場(chǎng)景。

2. 靈活的配置選項(xiàng)

它提供了引腳可選的過采樣率128×和256×，可根據(jù)實(shí)際需求靈活調(diào)整采樣精度和速率。同時(shí)，還具備低功耗模式，在不降低可用輸入帶寬的情況下顯著降低功耗，這對(duì)于那些對(duì)功耗敏感的設(shè)備來說無疑是一大優(yōu)勢(shì)。

3. 豐富的集成功能

芯片內(nèi)部集成了緩沖器和參考緩沖器，還帶有全差分調(diào)制器輸入和片上差分放大器用于信號(hào)緩沖，減少了外部信號(hào)調(diào)理的需求，簡(jiǎn)化了設(shè)計(jì)流程。此外，全帶低通有限脈沖響應(yīng)（FIR）濾波器能有效抑制高于奈奎斯特頻率的信號(hào)混疊，增強(qiáng)了抗干擾能力。

4. 實(shí)用的附加功能

過范圍警報(bào)引腳可指示輸入信號(hào)何時(shí)超出可接受范圍，內(nèi)部增益和過范圍寄存器使AD7765成為一個(gè)緊湊、高度集成的數(shù)據(jù)采集設(shè)備，所需的外圍組件極少。靈活的串行外設(shè)接口（SPI）方便與其他設(shè)備進(jìn)行通信，還支持多設(shè)備同步和菊花鏈連接。

二、相關(guān)器件對(duì)比

通過對(duì)比可以看出，AD7765在輸出數(shù)據(jù)速率和動(dòng)態(tài)范圍方面具有獨(dú)特的優(yōu)勢(shì)，能夠滿足不同應(yīng)用場(chǎng)景對(duì)采樣速率和精度的要求。

三、詳細(xì)參數(shù)解析

1. 動(dòng)態(tài)性能

不同過采樣率和功率模式下的動(dòng)態(tài)范圍、信噪比（SNR）、無雜散動(dòng)態(tài)范圍（SFDR）和總諧波失真（THD）等指標(biāo)表現(xiàn)出色。例如，在正常功率模式下，128×過采樣率、40 MHz MCLK、156.25 kHz輸出數(shù)據(jù)速率、1 kHz正弦波輸入時(shí)，動(dòng)態(tài)范圍可達(dá)108 - 112 dB，SNR為105 - 107 dB。

2. 直流精度

分辨率保證單調(diào)至24位，積分非線性（INL）在正常功率模式下為0.0036%，低功率模式下為0.0014%，零誤差和增益誤差都控制在較小范圍內(nèi)，確保了信號(hào)轉(zhuǎn)換的高精度。

3. 數(shù)字濾波器特性

通帶紋波為0.1 dB，通帶 - 1 dB頻率為輸出數(shù)據(jù)速率（ODR）× 0.4016 kHz， - 3 dB帶寬為ODR × 0.4096 kHz，阻帶起始頻率為ODR × 0.5 kHz，阻帶衰減在128×過采樣率時(shí)為 - 120 dB，256×過采樣率時(shí)為 - 115 dB，有效抑制了帶外干擾。

4. 模擬輸入和參考輸入

差分輸入電壓范圍為 ±3.2768 V p - p（VREF+ = 4.096 V），參考輸入VREF+電壓為4.096 V，特定的輸入電容和泄漏電流參數(shù)為電路設(shè)計(jì)提供了明確的依據(jù)。

5. 電源要求

需要多種電源供電，如AVDD1（調(diào)制器電源）為2.375 - 2.625 V，AVDD2（通用電源）為4.75 - 5.25 V等，不同功率模式下的電流消耗有明顯差異，正常功率模式下功耗相對(duì)較高，但性能更優(yōu)；低功率模式下功耗大幅降低，適合對(duì)功耗敏感的場(chǎng)景；掉電模式下功耗極低，僅為1 mW。

6. 時(shí)序規(guī)格

詳細(xì)規(guī)定了MCLK、ICLK、SCO、FSO等時(shí)鐘信號(hào)和同步信號(hào)的時(shí)序要求，確保數(shù)據(jù)的準(zhǔn)確采集和傳輸。

四、引腳配置與功能

AD7765采用28引腳TSSOP封裝，每個(gè)引腳都有明確的功能。例如，VINA - 和VINA + 是差分放大器的輸入引腳，VIN - 和VIN + 是調(diào)制器的輸入引腳，OVERRANGE為過范圍警報(bào)引腳，SCO和FSO用于時(shí)鐘和數(shù)據(jù)幀同步等。在設(shè)計(jì)PCB時(shí)，需要根據(jù)引腳功能進(jìn)行合理布局和布線，同時(shí)注意電源引腳的去耦處理，以保證芯片的穩(wěn)定工作。

五、典型性能曲線分析

文檔中提供了大量的典型性能曲線，如不同功率模式和過采樣率下的FFT圖、電流消耗與MCLK頻率的關(guān)系圖、INL和DNL圖、SNR與過采樣率的關(guān)系圖等。通過分析這些曲線，可以更直觀地了解AD7765在不同工作條件下的性能表現(xiàn)，為實(shí)際應(yīng)用中的參數(shù)選擇提供參考。例如，從電流消耗與MCLK頻率的關(guān)系曲線可以看出，電流隨著MCLK頻率的增加而線性增加，這有助于在設(shè)計(jì)時(shí)平衡功耗和性能。

六、使用與設(shè)計(jì)注意事項(xiàng)

1. 時(shí)鐘抖動(dòng)要求

MCLK輸入需要低抖動(dòng)的數(shù)字時(shí)鐘，時(shí)鐘抖動(dòng)會(huì)影響ADC的性能，因此在選擇時(shí)鐘源時(shí)要特別注意其抖動(dòng)特性。

2. 去耦和布局

合理的去耦和布局對(duì)于降低噪聲、提高芯片性能至關(guān)重要。電源引腳需要使用合適的電容進(jìn)行去耦，例如在AVDD2和AGND之間使用100 nF電容。同時(shí)，要注意模擬電路和數(shù)字電路的隔離，避免相互干擾。

3. 參考電壓濾波

參考電壓的穩(wěn)定性對(duì)ADC的精度有很大影響，需要對(duì)參考電壓進(jìn)行濾波處理，以減少電壓波動(dòng)。

4. 偏置電阻選擇

偏置電阻用于設(shè)置偏置電流，應(yīng)根據(jù)具體應(yīng)用需求選擇合適的偏置電阻值。

5. 多設(shè)備同步與菊花鏈

通過SYNC引腳可以實(shí)現(xiàn)多個(gè)AD7765設(shè)備的同步，菊花鏈連接則方便了多個(gè)設(shè)備的級(jí)聯(lián)使用，但在連接和操作時(shí)需要注意數(shù)據(jù)的讀寫順序和時(shí)序要求。

總之，AD7765是一款功能強(qiáng)大、性能卓越的ADC芯片，在高速數(shù)據(jù)采集和處理領(lǐng)域具有廣闊的應(yīng)用前景。但在實(shí)際設(shè)計(jì)和使用過程中，需要充分考慮其各項(xiàng)參數(shù)和特性，合理進(jìn)行電路設(shè)計(jì)和布局，以充分發(fā)揮其優(yōu)勢(shì)。大家在使用AD7765的過程中遇到過哪些問題呢？歡迎在評(píng)論區(qū)分享交流。