LTC2274：16位、105Msps串行輸出ADC的深度剖析

在電子設(shè)計(jì)領(lǐng)域，ADC（模擬 - 數(shù)字轉(zhuǎn)換器）是連接現(xiàn)實(shí)世界模擬信號(hào)與數(shù)字系統(tǒng)的關(guān)鍵橋梁。今天，我們就來(lái)深入探討Linear Technology公司的LTC2274，一款高性能的16位、105Msps串行輸出ADC。

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一、產(chǎn)品概述

LTC2274是一款專為數(shù)字化高頻、寬動(dòng)態(tài)范圍信號(hào)而設(shè)計(jì)的ADC，具備高速串行接口（JESD204），采樣率可達(dá)105Msps。其輸入帶寬高達(dá)700MHz，能滿足多種高頻信號(hào)處理需求。同時(shí)，它擁有出色的AC性能，噪聲底為77.7dBFS，無(wú)雜散動(dòng)態(tài)范圍（SFDR）達(dá)100dB，超低的內(nèi)部抖動(dòng)（80fs RMS）使其在欠采樣高輸入頻率時(shí)仍能保持優(yōu)異的噪聲性能。

二、產(chǎn)品特性

1. 高速串行接口

采用JESD204標(biāo)準(zhǔn)的高速串行接口，能夠高效地傳輸數(shù)據(jù)，滿足現(xiàn)代高速數(shù)據(jù)采集系統(tǒng)的需求。

2. 高采樣率

105Msps的采樣率，可對(duì)高頻信號(hào)進(jìn)行快速采樣，適用于對(duì)實(shí)時(shí)性要求較高的應(yīng)用場(chǎng)景。

3. 優(yōu)異的AC性能

77.7dBFS的噪聲底和100dB的SFDR，保證了信號(hào)轉(zhuǎn)換的高精度和低失真。在250MHz輸入頻率下，SFDR仍能保持在82dB以上（1.5V (1.5 ~V_{P - P}) 輸入范圍）。

4. PGA前端

具備可編程增益放大器（PGA）前端，可選擇2.25Vp.p或 (1.5 ~V_{P - P}) 的輸入范圍，方便用戶根據(jù)實(shí)際需求優(yōu)化輸入信號(hào)。

5. 其他特性

• 700MHz全功率帶寬的采樣保持（S/H）電路，能夠快速準(zhǔn)確地采集信號(hào)。
• 可選的內(nèi)部抖動(dòng)功能，可改善低信號(hào)電平下的SFDR。
• 單3.3V電源供電，功耗為1300mW，具有較好的功耗性能。
• 時(shí)鐘占空比穩(wěn)定器，可在寬范圍的時(shí)鐘占空比下實(shí)現(xiàn)高性能。
• 引腳兼容系列，不同采樣率的型號(hào)可供選擇，如80Msps的LTC2273和65Msps的LTC2272。
• 采用40引腳、6mm × 6mm的QFN封裝，體積小巧，便于集成。

三、應(yīng)用領(lǐng)域

1. 電信接收器

在電信系統(tǒng)中，LTC2274可用于接收高頻信號(hào)，將模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，為后續(xù)的信號(hào)處理提供基礎(chǔ)。

2. 蜂窩基站

用于蜂窩基站的信號(hào)采集和處理，確保信號(hào)的準(zhǔn)確接收和傳輸。

3. 頻譜分析

可對(duì)頻譜進(jìn)行高精度的分析，幫助工程師了解信號(hào)的頻率分布和特性。

4. 成像系統(tǒng)

在成像系統(tǒng)中，實(shí)現(xiàn)圖像信號(hào)的數(shù)字化轉(zhuǎn)換，提高圖像質(zhì)量。

5. 自動(dòng)測(cè)試設(shè)備（ATE）

用于ATE系統(tǒng)中的信號(hào)采集和測(cè)試，保證測(cè)試結(jié)果的準(zhǔn)確性。

四、電氣特性

1. 絕對(duì)最大額定值

• 電源電壓（VDD）：–0.3V至4V
• 模擬輸入電壓：–0.3V至（VDD + 0.3V）
• 數(shù)字輸入電壓：–0.3V至（VDD + 0.3V）
• 數(shù)字輸出電壓：–0.3V至（OVDD + 0.3V）
• 功耗：2000mW
• 工作溫度范圍：LTC2274C為0°C至70°C，LTC2274I為–40°C至85°C
• 存儲(chǔ)溫度范圍：–65°C至150°C
• 數(shù)字輸出電源電壓（OVDD）：–0.3V至4V

2. 轉(zhuǎn)換器特性

• 積分線性誤差（INL）：在不同條件下，最大為±4.5LSB。
• 差分線性誤差（DNL）：最大為±1LSB，無(wú)丟失碼。
• 偏移誤差：最大為±8.5mV。
• 增益誤差：最大為±1.5%FS。
• 滿量程漂移：內(nèi)部參考時(shí)為±30ppm/°C，外部參考時(shí)為±15ppm/°C。
• 過(guò)渡噪聲：3LSB RMS。

3. 模擬輸入特性

• 模擬輸入范圍：可選擇1.5或2.25VP - P。
• 模擬輸入共模電壓：1至1.5V。
• 模擬輸入泄漏電流：最大為±1μA。
• 模擬輸入電容：采樣模式下為6.7pF，保持模式下為1.8pF。
• 采樣保持采集延遲時(shí)間：1ns。
• 采樣保持采集延遲時(shí)間抖動(dòng)：80fsRMS。
• 模擬輸入共模抑制比（CMRR）：80dB。
• 全功率帶寬：700MHz。

4. 動(dòng)態(tài)精度

• 信噪比（SNR）：在不同輸入頻率和輸入范圍下，SNR可達(dá)77.6dBFS。
• 無(wú)雜散動(dòng)態(tài)范圍（SFDR）：在不同輸入頻率和輸入范圍下，SFDR可達(dá)100dBc。

5. 共模偏置特性

• VcM輸出電壓：1.15至1.35V。
• VcM輸出溫度系數(shù)：40ppm/°C。
• VCM線調(diào)節(jié)：1mV。
• VcM輸出電阻：2Ω。

6. 數(shù)字輸入和輸出特性

• 編碼輸入（ENC + ，ENC–）：差分輸入電壓為0.2V，共模輸入電壓為1.4至3.0V，輸入電阻為6kΩ，輸入電容為3pF。
• SYNC輸入（SYNC + ，SYNC–）：差分輸入電壓為0.2V，共模輸入電壓為1.1至2.2V，輸入電阻為16.5kΩ，輸入電容為3pF。
• 邏輯輸入：高電平輸入電壓為2V，低電平輸入電壓為0.8V，輸入電流為±20μA，輸入電容為1.5pF。
• 高速串行輸出（CMLOUT + ，CMLOUT–）：輸出高電平為OVDD - 0.2V至OVDD，輸出低電平為OVDD - 0.6V至OVDD - 0.4V，輸出共模電壓為OVDD - 0.4V至OVDD - 0.2V，輸出電阻為35至65Ω。

7. 功率要求

• 模擬電源電壓（VDD）：3.135至3.465V。
• 關(guān)機(jī)功率：5mW。
• 輸出電源范圍（OVDD）：1.2至3.3V。
• 模擬電源電流：394至450mA。
• 輸出電源電流：8至16mA。
• 功耗：1300至1485mW。

8. 時(shí)序特性

• 采樣頻率：20至105MHz。
• 轉(zhuǎn)換周期：1/fS。
• ENC時(shí)鐘低時(shí)間：3.1至25ns。
• ENC時(shí)鐘高時(shí)間：3.1至25ns。
• 采樣保持孔徑延遲：0.7ns。
• 串行位周期：tCONV/20。
• CMLOUT±的總抖動(dòng)（P - P）：0.35UI。
• CMLOUT±的差分上升和下降時(shí)間（20%至80%）：50至110ps。
• SYNC到ENC時(shí)鐘建立時(shí)間：2ns。
• ENC時(shí)鐘到SYNC保持時(shí)間：2.5ns。
• ENC時(shí)鐘到SYNC延遲：tHD至tCONV - tSU。
• 流水線延遲：9個(gè)周期。
• 從SYNC激活到COMMA輸出的延遲：3個(gè)周期。
• 從SYNC釋放到DATA輸出的延遲：2個(gè)周期。

五、引腳功能

1. 電源引腳

• (V_{DD}) （引腳1、2、12、13）：模擬3.3V電源，需用0.1μF陶瓷芯片電容旁路到地。
• GND（引腳3、6、7、8、11、14、21、26、27、30、37、40）：ADC電源地。
• (O V{D D}) （引腳22、25）：輸出驅(qū)動(dòng)器的正電源，范圍為1.2V至 (V{DD}) ，需用0.1μF陶瓷芯片電容旁路到地。

2. 模擬輸入引腳

• (A_{IN}^{+}) （引腳4）：正差分模擬輸入。
• (A_{IN}^{-}) （引腳5）：負(fù)差分模擬輸入。

3. 編碼輸入引腳

• (ENC ^{+}) （引腳9）：正差分編碼輸入，采樣模擬輸入在 (ENC ^{+}) 的上升沿被保持，內(nèi)部通過(guò)6.2kΩ電阻偏置到1.6V。
• ENC–（引腳10）：負(fù)差分編碼輸入，采樣模擬輸入在ENC - 的下降沿被保持，內(nèi)部通過(guò)6.2kΩ電阻偏置到1.6V，單端編碼信號(hào)需用0.1uF電容旁路到地。

4. 其他控制引腳

• DITH（引腳15）：內(nèi)部抖動(dòng)使能引腳，低電平禁用內(nèi)部抖動(dòng)，高電平啟用內(nèi)部抖動(dòng)。
• ISMODE（引腳16）：空閑同步模式，用于選擇同步方式。
• SRR0（引腳17）和SRR1（引腳18）：采樣率范圍選擇位，用于選擇采樣率工作范圍。
• SHDN（引腳19、20）：關(guān)機(jī)引腳，高電平關(guān)閉芯片。
• SYNC + （引腳28）和SYNC–（引腳29）：同步請(qǐng)求輸入，用于啟動(dòng)幀同步。
• FAM（引腳31）：幀對(duì)齊監(jiān)控使能引腳，高電平啟用幀對(duì)齊監(jiān)控。
• PAT0（引腳32）和PAT1（引腳33）：模式選擇位，用于選擇串行接口的測(cè)試模式。
• SCRAM（引腳34）：數(shù)據(jù)加擾使能引腳，高電平啟用數(shù)據(jù)加擾。
• PGA（引腳35）：可編程增益放大器控制引腳，低電平選擇前端增益為1，輸入范圍為2.25VP - P；高電平選擇前端增益為1.5，輸入范圍為1.5VP - P。
• MSBINV（引腳36）：反轉(zhuǎn)最高有效位，高電平反轉(zhuǎn)MSB以啟用2的補(bǔ)碼格式。
• SENSE（引腳38）：參考模式選擇和外部參考輸入，可選擇內(nèi)部2.5V帶隙參考或外部2.5V/1.25V參考。
• (V_{CM}) （引腳39）：1.25V輸出，為輸入共模提供最佳電壓，需用至少2.2μF電容旁路到地。
• GND（暴露焊盤(pán)，引腳41）：ADC電源地，底部的暴露焊盤(pán)需焊接到PCB的接地平面。

六、工作原理

1. 轉(zhuǎn)換器操作

LTC2274的核心是一個(gè)CMOS流水線多級(jí)轉(zhuǎn)換器，帶有前端PGA。轉(zhuǎn)換器有五個(gè)流水線ADC級(jí)，采樣的模擬輸入在九個(gè)時(shí)鐘周期后得到數(shù)字化值。模擬輸入（ (A{IN}^{+}) ， (A{I N}^{-}) ）為差分輸入，可提高共模噪聲抑制能力并最大化輸入范圍。編碼時(shí)鐘輸入（ (ENC+) ，ENC–）也是差分輸入，同樣用于提高共模噪聲抑制能力。

每個(gè)流水線級(jí)包含一個(gè)ADC、一個(gè)重建DAC和一個(gè)誤差殘差放大器。其功能是產(chǎn)生輸入電壓的數(shù)字表示和模擬誤差殘差。ADC進(jìn)行量化，殘差通過(guò)輸入電壓與重建DAC輸出的差值得到，并由殘差放大器放大后傳遞到下一級(jí)。流水線的連續(xù)級(jí)在時(shí)鐘的交替相位上工作，當(dāng)奇數(shù)級(jí)輸出殘差時(shí)，偶數(shù)級(jí)獲取該殘差，反之亦然。

2. 采樣/保持操作

LTC2274的CMOS差分采樣保持電路通過(guò)NMOS晶體管將差分模擬輸入直接采樣到采樣電容上。在采樣階段（ENC低），NMOS晶體管將模擬輸入連接到采樣電容，電容充電并跟蹤差分輸入電壓。在ENC的上升沿，采樣輸入電壓被保持在采樣電容上。在保持階段（ENC高），采樣電容與輸入斷開(kāi)，保持的電壓被傳遞到ADC核心進(jìn)行處理。當(dāng)ENC從高到低轉(zhuǎn)換時(shí)，輸入重新連接到采樣電容以獲取新的樣本。由于采樣電容仍保持上一個(gè)樣本，此時(shí)會(huì)看到與樣本間電壓變化成比例的充電毛刺。

3. 輸入驅(qū)動(dòng)

為了實(shí)現(xiàn)最佳性能，建議每個(gè)輸入的源阻抗為100Ω或更小，并且差分輸入的源阻抗應(yīng)匹配。源阻抗和輸入電抗會(huì)影響SFDR，在ENC的下降沿，采樣保持電路將4.9pF的采樣電容連接到輸入引腳開(kāi)始采樣周期，理想情況下輸入電路應(yīng)足夠快以在采樣周期內(nèi)完全充電采樣電容，但實(shí)際情況可能無(wú)法滿足，不完全的建立可能會(huì)降低SFDR。

4. 參考操作

LTC2274有三種參考操作模式：內(nèi)部參考、1.25V外部參考或2.5V外部參考。使用內(nèi)部參考時(shí)，將SENSE引腳連接到 (VDD) ；使用外部參考時(shí)，將1.25V或2.5V參考電壓應(yīng)用到SENSE輸入引腳。 (V_{CM}) 輸出引腳為輸入驅(qū)動(dòng)電路提供共模偏置，需要外部旁路電容，最小穩(wěn)定值為2.2μF。

5. 數(shù)據(jù)格式

MSBINV引腳選擇ADC數(shù)據(jù)格式，低電平選擇偏移二進(jìn)制格式，高電平選擇2的補(bǔ)碼格式。

6. 關(guān)機(jī)

兩個(gè)SHDN引腳都為高電平時(shí)，將關(guān)閉ADC和串行接口，使芯片進(jìn)入低電流狀態(tài)。

7. 內(nèi)部抖動(dòng)

LTC2274的可選內(nèi)部抖動(dòng)模式可通過(guò)DITH引腳啟用。在低輸入電平下，即使傳輸函數(shù)的微小缺陷也會(huì)導(dǎo)致不需要的音調(diào)，內(nèi)部抖動(dòng)模式通過(guò)隨機(jī)化ADC傳輸曲線上的輸入位置，改善低信號(hào)電平下的SFDR。

8. 串行數(shù)據(jù)幀

在序列化之前，ADC數(shù)據(jù)被編碼為8B/10B格式，該格式具有DC平衡和運(yùn)行長(zhǎng)度受限的特點(diǎn)。接收器需要使用PLL鎖定數(shù)據(jù)并恢復(fù)時(shí)鐘。ADC數(shù)據(jù)被分成8位塊（八位組），編碼為10位代碼組，然后序列化并傳輸。

9. 初始幀同步

在沒(méi)有幀時(shí)鐘的情況下，需要通過(guò)同步過(guò)程確定每個(gè)幀的開(kāi)始。接收器通過(guò)同步接口發(fā)出同步請(qǐng)求，LTC2274根據(jù)ISMODE引腳的狀態(tài)發(fā)送同步前導(dǎo)碼（K28.5逗號(hào)或空閑有序集），接收器搜索預(yù)期的前導(dǎo)碼，檢測(cè)到同步請(qǐng)求停用后，LTC2274繼續(xù)發(fā)送同步前導(dǎo)碼直到幀結(jié)束，然后開(kāi)始發(fā)送數(shù)據(jù)字符，接收器將前導(dǎo)碼傳輸后收到的第一個(gè)數(shù)據(jù)字符指定為幀的開(kāi)始。

10. 加擾

為避免串行數(shù)據(jù)輸出的頻譜干擾，可通過(guò)SCRAM引腳啟用數(shù)據(jù)加擾器。加擾器使用 (1+x^{14}+x^{15}) 多項(xiàng)式對(duì)ADC數(shù)據(jù)進(jìn)行加擾，接收器使用自對(duì)齊解擾器將數(shù)據(jù)解擾回原始八位組。

11. 幀對(duì)齊監(jiān)控

通過(guò)將FAM引腳設(shè)置為高電平啟用幀對(duì)齊監(jiān)控。在這種模式下，幀的第二個(gè)代碼組中的預(yù)定數(shù)據(jù)被控制字符K28.7替換，接收器檢測(cè)到K28.7字符后將其替換為原始數(shù)據(jù)，從而定期驗(yàn)證幀對(duì)齊而不丟失數(shù)據(jù)。

12. PLL操作

PLL設(shè)計(jì)用于適應(yīng)廣泛的采樣率范圍，SRR0和SRR1引腳用于配置PLL的采樣率范圍。

13. 串行測(cè)試模式

通過(guò)PAT0和PAT1引腳可選擇三種測(cè)試模式，此外，通過(guò) (overline{ SYNC ^{+}} / overline{ SYNC ^{-}}) 引腳請(qǐng)求同步可使用K28.5逗號(hào)作為第四種測(cè)試模式。

14. 高速CML輸出

CML輸出必須進(jìn)行端接以確保正常工作， (0 ~V_{DD}) 電源電壓和端接電壓決定CML輸出的共模輸出電平。根據(jù)接收器的要求，可選擇直接耦合端接模式、直接耦合差分端接模式或AC耦合模式。

七、應(yīng)用電路

1. 輸入濾波

在ADC輸入處使用一階RC低通濾波器可限制輸入電路的噪聲并提供與ADC S/H開(kāi)關(guān)的隔離。LTC2274的S/H電路帶寬很寬（DC至700MHz），可用于多種應(yīng)用，但由于應(yīng)用場(chǎng)景不同，無(wú)法提供單一推薦的RC濾波器。

2. 變壓器耦合電路

可使用RF變壓器驅(qū)動(dòng)LTC2274，變壓器的次級(jí)中心抽頭通過(guò) (V_{CM}) 進(jìn)行DC偏置，設(shè)置ADC輸入信號(hào)的最佳DC電平。不同的匝數(shù)比會(huì)影響ADC看到的阻抗，源阻抗大于50Ω可能會(huì)降低輸入帶寬并增加高頻失真。中心抽頭變壓器在高輸入頻率下可能存在平衡