verilog語(yǔ)句的可綜合性說(shuō)明

1.語(yǔ)句可綜合概念

綜合就是將HDL語(yǔ)言轉(zhuǎn)化成與，非，或門(mén)等等基本邏輯單元組成的門(mén)級(jí)連接。因此，可綜合語(yǔ)句就是能夠通過(guò)EDA工具自動(dòng)轉(zhuǎn)化成硬件邏輯的語(yǔ)句。

讀者首先必須明確的是HDL語(yǔ)言不是針對(duì)硬件設(shè)計(jì)而開(kāi)發(fā)的語(yǔ)言，只是目前被設(shè)計(jì)人員用來(lái)設(shè)計(jì)硬件。這是因?yàn)镠DL語(yǔ)言只是硬件描述語(yǔ)言，并不是硬件設(shè)計(jì)語(yǔ)言，也就是說(shuō)任何符合HDL語(yǔ)法標(biāo)準(zhǔn)的語(yǔ)句都是對(duì)硬件行為的描述，但是并不一定可以直接，簡(jiǎn)單的對(duì)應(yīng)硬件電路信息。

行為描述可以基于不同層次，如算法級(jí)，寄存器傳輸級(jí)（RTL），門(mén)級(jí)等等。目前大多數(shù)EDA工具來(lái)說(shuō)，RTL級(jí)以及更低層次的才能被綜合（xilinx出了HLS工具可以實(shí)現(xiàn)算法級(jí)，但是并不是用的HDL語(yǔ)言，是C語(yǔ)言）。

例如要實(shí)現(xiàn)一個(gè)延時(shí)后計(jì)算的運(yùn)算，在代碼中寫(xiě)下

always@（posedge clk）

#5 a <= a+1;

這樣的代碼，這句話并沒(méi)有任何語(yǔ)法錯(cuò)誤，仿真也會(huì)按照在5ns后實(shí)現(xiàn)a累加1，但是目前任何EDA軟件都沒(méi)法將他轉(zhuǎn)換成硬件電路。大家可以深層次思考其中的原因，#5的實(shí)現(xiàn)，在FPGA里面只能通過(guò)時(shí)鐘計(jì)數(shù)去實(shí)現(xiàn)，然而如果時(shí)鐘頻率并不能保證剛剛分出5ns怎么辦？最重要的是，即便5ns計(jì)數(shù)沒(méi)有任何誤差，計(jì)數(shù)完成后計(jì)算a=a+1，本質(zhì)上是一個(gè)狀態(tài)機(jī)跳轉(zhuǎn)過(guò)程。第一個(gè)狀態(tài)是計(jì)數(shù)，計(jì)數(shù)滿后跳向狀態(tài)2，第二個(gè)狀態(tài)是實(shí)現(xiàn)a <= a+1。這些過(guò)程需要多個(gè)時(shí)鐘周期，并且需要狀態(tài)機(jī)配合，根本無(wú)法在一個(gè)時(shí)鐘周期內(nèi)完成。因此，這種語(yǔ)句對(duì)于EDA而言，要綜合成硬件電路太抽象，無(wú)法將其轉(zhuǎn)化為硬件邏輯。

2.如何判斷語(yǔ)句是否可綜合

在實(shí)際設(shè)計(jì)中，EDA工具綜合結(jié)果以及相應(yīng)的綜合報(bào)告是判斷語(yǔ)句可綜合與否的根本標(biāo)準(zhǔn)。但是實(shí)際設(shè)計(jì)中不可能每一句都去嘗試用編譯器編一下，以查看結(jié)果，因此在設(shè)計(jì)的時(shí)候就需要設(shè)計(jì)者能夠判斷這些語(yǔ)句能否綜合。不同廠家的編譯器可綜合的能力不同，所以可綜合的語(yǔ)句對(duì)于不同的編譯器而言存在略微的差異，值得慶幸的是，這些差異是極個(gè)別的，并不多，需要大家平時(shí)使用各種編譯工具的時(shí)候注意積累。

其實(shí)在可綜合與否的判斷上，人的判斷是遠(yuǎn)強(qiáng)于EDA工具的。對(duì)于一段代碼，如果設(shè)計(jì)者都不能思考出一種數(shù)字電路去實(shí)現(xiàn)，那么EDA工具也不能，就像上面的代碼一樣。當(dāng)然，也有可能是設(shè)計(jì)者經(jīng)驗(yàn)和知識(shí)不足，不能思考出可行的電路。例如，加法器，多路選擇器，編碼器，譯碼器是大家很熟悉的電路，所以很容易綜合出來(lái)。加法器對(duì)應(yīng)代碼a <= b + c;多路選擇器對(duì)應(yīng)代碼a = in ? b : c;或者if語(yǔ)句，編碼/譯碼器對(duì)應(yīng)case語(yǔ)句。但是像延時(shí)語(yǔ)句，initial語(yǔ)句都不是可綜合的，因?yàn)闆](méi)有直觀的對(duì)應(yīng)電路，必須要寫(xiě)出更具體的代碼去實(shí)現(xiàn)，不然對(duì)verilog而言要幾個(gè)時(shí)鐘周期，要哪些過(guò)程都是不清楚，不可控的，這樣自然沒(méi)法綜合，有的編譯器除法也是不能直接綜合的。

此外，雖然有直觀對(duì)應(yīng)電路，但是FPGA不支持的也無(wú)法綜合，不僅僅是verilog，調(diào)用的原語(yǔ)，IP等等FPGA硬件不支持都無(wú)法綜合，所以這也要求大家對(duì)所使用的FPGA結(jié)構(gòu)很了解才能高效的寫(xiě)出高質(zhì)量代碼。比如，雙邊沿觸發(fā)電路，也就是上下邊沿都能打拍緩存數(shù)據(jù)的觸發(fā)器，在DDR里面可以，是可以實(shí)現(xiàn)的電路，但是FPGA里面沒(méi)有雙沿觸發(fā)器，所以無(wú)法綜合。再比如輸出差分LVDS，有對(duì)應(yīng)的單端轉(zhuǎn)差分電路，但是如果FPGA沒(méi)有集成這個(gè)電路，那么也就沒(méi)法輸出LVDS。建議大家了解這些東西可以看公眾號(hào)里面講FPGA結(jié)構(gòu)那個(gè)板塊，同時(shí)多看官方的文檔，所有器件特性在手冊(cè)上都非常清楚，最好閱讀英文原版，中文版有的資料翻譯不對(duì)容易引起誤解。

當(dāng)然，最開(kāi)始這樣的直觀判斷是不準(zhǔn)確的，最終都需要EDA工具的檢驗(yàn)，當(dāng)讀者發(fā)現(xiàn)自己能夠正確判斷一段代碼是否可綜合以及為什么可綜合的時(shí)候，說(shuō)明以及理解verilog HDl設(shè)計(jì)的本質(zhì)。

verilog仿真特性的說(shuō)明

語(yǔ)句的仿真特性是相對(duì)語(yǔ)句的可綜合特性而言的但二者并不獨(dú)立和相對(duì)。二者的區(qū)別在于可綜合語(yǔ)句可用于仿真，而專門(mén)面向仿真語(yǔ)句雖然可以述任何電路行為，但卻是不可綜合的。由于Verilog HDL語(yǔ)言最初就是為了完成仿真而發(fā)明的，從語(yǔ)法數(shù)量講，可綜合語(yǔ)句只是Verilog HDL語(yǔ)言中的一個(gè)較少的子集。從用戶開(kāi)發(fā)上講，可綜合設(shè)計(jì)是最重要的，只有可綜合設(shè)計(jì)才能將用戶的思想最終實(shí)現(xiàn)在硬件平臺(tái)上，所有仿真語(yǔ)句都是驗(yàn)證可綜合設(shè)計(jì)而存在的。

從概念上講，用最精簡(jiǎn)的語(yǔ)句描述最復(fù)雜的硬件是硬件描述語(yǔ)言的本質(zhì)，但不可綜合語(yǔ)句同樣重要。在實(shí)際中利用verilog HDL語(yǔ)言完成開(kāi)發(fā)時(shí)，就是為了得到1個(gè)滿足的、可綜合的程序。但如何得到一個(gè)滿足功能的正確程序呢？在設(shè)計(jì)階段只能通過(guò)仿真才能得到。因此設(shè)計(jì)人員在開(kāi)發(fā)功能模塊時(shí)，需要了解外圍電路特點(diǎn)以及二者之間是否夠協(xié)作？這就要求開(kāi)發(fā)外圍電路的Verilog HDL代碼。然而外圍電路的Verilog HDL的代碼和功能模塊的Venlog HDL代碼有本質(zhì)區(qū)別，這是因?yàn)樵趯?shí)際中，外圍電路是客觀存在的，無(wú)須重新設(shè)計(jì)，設(shè)計(jì)人員只要將其模擬出來(lái)，完成功能模塊的測(cè)試即可，因此可以用不可綜合的語(yǔ)句(專門(mén)用于仿真的語(yǔ)句)來(lái)實(shí)現(xiàn)，而不必管它是否能在硬件平臺(tái)上實(shí)現(xiàn)。在目前的電子開(kāi)發(fā)行業(yè)中，VerilogHDL開(kāi)發(fā)工作也因上述原因分為兩類: 一 類是可綜功能模塊開(kāi)發(fā)；另一類就是專門(mén)用于測(cè)試的仿真模塊開(kāi)發(fā)，都有廣闊的應(yīng)用領(lǐng)域。對(duì)單個(gè)設(shè)計(jì)人員來(lái)講，在編 Verilog HDL程序時(shí)，首先應(yīng)該明確代碼是用仿真的還是綜合的，要是用來(lái)綜合的話，就必須嚴(yán)格地使用可綜合的語(yǔ)句。如果代碼是用于仿真，則非常靈活，不必在意硬件實(shí)現(xiàn)，可以使用verilog HDL所有語(yǔ)句，只要能夠更好的描述電路行為。