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啟動環(huán)境設置
在啟動DC之前，首先要配置DC啟動環(huán)境，指定工藝庫和綜合庫。
DC的啟動配置文件.synopsys_dc.setup，配置了DC啟動過程中要執(zhí)行的庫等信息。
.synopsys_dc.setup,這個文件名不能更改，必須是.synopsys_dc.setup，這個文件存在于3個位置：
synopsys的安裝目錄下，基本不需要動這個文件；$SYNOPSYS/admin/setup(/opt/Synopsys/dc/admin/setup/.synopsys_dc.setup)
用戶目錄下，基本不需要動這個文件；~user(/home/IC/.synopsys_dc.setup)
當前工作目錄下，(/home/IC/dc/DC_work/work/.synopsys_dc.setup)
配置DC的啟動環(huán)境，就是在啟動的目錄創(chuàng)建.synopsys_dc.setup文件并進行修改。
當啟動DC時，首先會在當前啟動位置尋找.synopsys_dc.setup文件并加載，如果沒有找到則回到當前用戶主目錄下尋找，若還沒有找到則加載DC安裝路徑下的.synopsys_dc.setup。
新建并修改.synopsys_dc.setup文件：
.synopsys_dc.setup
其中：
設置工程路徑
DC運行時的工作路徑（WORK_PATH）；
DC軟件安裝路徑（DC_PATH）；
指定設計和庫的工作路徑：define_design_lib ?work ?-path $WORK_PATH
指定四個相關庫路徑：
鏈接工藝庫（link library）：鏈接庫是target_library一樣的單元庫或者IP核。
*號表示開辟一塊單獨的內(nèi)存空間給DC使用;
目標工藝庫（target library）：DC將RTL級的HDL描述映射到實際的門級電路時所需要的標準單元庫。是工藝廠商提供的工藝庫。
圖形化符號庫（symbol_library）（SYMBOL_PATH）：指定符號庫的路徑，關聯(lián)圖形化庫，使用GUI界面的時候，可以看到綜合得到的門級網(wǎng)表的圖形化界面。
文件位置：工藝庫SMIC_180下
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/opt/Foundary_Library/SMIC_180/smic_180/SM00LB501-FE-00000-r0p0-00rel0/aci/sc-m/symbols/synopsys
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綜合庫（synthetic_library） ：也叫IP庫，synopsys做映射自帶的庫：DesignWare library優(yōu)化算術器件DW_ foundation.sldb和標準單元庫standard.sldb；
文件位置：dc安裝目錄下
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/opt/Synopsys/Synplify2015/libraries/syn
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上面的庫設置僅僅適用于邏輯綜合，也就是非拓撲模式下的綜合；
拓撲模式下，需要用到物理庫，或者相關的物理布局等信息；
create_mw_lib :主要使用DC的物理綜合的時候，需要生成物理庫；
set與set_app_var區(qū)別：
set: 自己自定義的一些變量;
set_app_var ：定義DC內(nèi)部的系統(tǒng)變量等,如果不是合法的名字set_app_var會報錯。
主要指定有：search_path、synthetic_library、target_library、link_library、symbol_library 以及其他的一些命令開關等。
DC啟動的三種方式
1、design_vision(GUI)
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design_vision?&
design_vision?-topographical_mode?&
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使用拓撲結(jié)構(gòu)啟動時必須提供相關的物理約束和物理庫；
2、dc_shell(shell)
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?
dc_shell?|?tee?-i?run.log
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?
3、batch mode
前面兩種方式只是將DC啟動起來，還沒有開始工作,需要通過source命令把腳本寫進去以后DC讀取才開始工作。
而這種批處理模式，在啟動的同時，DC執(zhí)行run.tcl腳本即可工作,其中包括約束要求等：
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?
dc_shell?-topo?-f?run.tcl?|?tee?-i?run.log
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-topo 使用拓撲模式啟動DC，啟動的同時執(zhí)行run.tcl腳本，并且把啟動過程顯示在終端并打印到run.log中。
綜合流程實操
DC綜合流程：
1.準備好文件
2.啟動DC
3.讀入設計前的檢查
4.讀入設計和查看設計及庫
5.約束設計
6.綜合
7.綜合后檢查與優(yōu)化
8.保存優(yōu)化后的設計
工程目錄：
config: DC的配置文件
rtl：rtl代碼
scripts：腳本
unmapped：DC轉(zhuǎn)換后的GTECH文件或unmapped.ddc文件
mapped：編譯后的網(wǎng)表文件
report: 綜合后的報告
work：運行DC的工作夾
啟動DC和檢查庫
1.啟動DC
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dc_shell?|?tee?-i?run.log
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可以看到log位置，說明庫加載ok：
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start?load?.synopsys_dc.setup?file????? end?of?load?.synopsys_dc.setup?file
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?
2.讀入設計前檢查：
查看設置的庫文件：
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printvar?target_library????? printvar?link_library???? 或者 get_app_var?target_library???? get_app_var?link_library????
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檢查邏輯庫信息：
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check_library
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3.讀入設計文件：
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read_verlog?[list?TOP.v] 或者 read_vhdl?[list?TOP.vhd]
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?
或者
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analyze?-format?verilog?[list?TOP.v]?//讀入設計 elaborate?-architecture?verilog?TOP???//設置頂層
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dc會自己尋找?guī)煳募蛂tl文件：
執(zhí)行鏈接命令：查看當前要綜合的設計是否缺少子模塊
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?
link
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?
查看設計文件，*代表當前設計頂層 :
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?
list_designs
?
?
顯示當前設計頂層 :
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current_design
?
?
更改當前設計頂層：
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?
current_design?COUNT
?
?
檢查設計：如果返回0，表明當前設計存在問題，無法綜合；
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?
check_design
?
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4.檢查庫
查看工藝庫和synopsys庫文件：
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list_libs
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查看庫內(nèi)容（需要安裝Library Compiler）：
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report_lib?ss_1v62_125c
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5.以ddc的格式保存未映射的設計：
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write?-hierarchy?-format?ddc?-output?../unmapped/TOP.ddc
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其他：查看命令解釋：
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man?set_app_var???? set_app_var?-help
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設置約束
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source?TOP.con
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檢查時序：檢查有無路徑?jīng)]有約束
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check_timing
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綜合
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compile
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綜合后，進行檢查約束是否違例：
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report_constraint?-all_violators
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查看最差路徑時序
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report_timing?-delay_type?max
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保存綜合后的設計
保存網(wǎng)表：
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write?-format?verilog?-output?../mapped/TOP_netlist.v
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?
以ddc的格式保存綜合后的設計:
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?
write?-hierarchy?-format?ddc?-output?../mapped/TOP.ddc
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DC腳本運行
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dc_shell?-f?../scripts/run_1.tcl?|?tee?-i?run.log
編輯：黃飛
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工商網(wǎng)監(jiān)
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