實現(xiàn)源同步定時 - 優(yōu)化高速接口的時序裕量

有很多種方法可以實現(xiàn)源同步定時：

　　1)源同步時鐘信號的上升沿對準到數(shù)據(jù)有效窗口的起始點。諸如QDR-II/DDR-II SRAM這樣的大多數(shù)DDR存儲器采用了這種方法，存儲器將時鐘信號和數(shù)據(jù)都發(fā)送到接收器。本文中將以它們作為例子進行討論。

　　2)QDR-II產(chǎn)生一對輸出時鐘信號CQ和/CQ，理想情況下它們之間的相位差為180°，接收器利用這兩個時鐘信號的上升沿來鎖存數(shù)據(jù)。

　　在兩個存儲器中，接收器都必須將此時鐘信號延遲以滿足其捕獲數(shù)據(jù)所需要的建立和保持時間。此延遲可以通過片上延遲模塊來實現(xiàn)，具體可以在接收端使用PLL或DLL，或采用板上走線延遲的方法。

　　這兩種方法因具有頻率轉(zhuǎn)移能力而在FPGA設(shè)計中受到青睞。為在更高頻率上使用同樣的設(shè)計，可以修改FPGA代碼以改變由PLL/DLL引入的延遲。另外，ASIC總是運行在一個特定的頻率，ASIC通常會選用板上走線延遲的方法。

　　也有一些源同步時鐘實現(xiàn)方案，在源端將其源同步時鐘信號延遲，在數(shù)據(jù)有效窗口的中心對齊。在這種情況下，用戶可以直接實現(xiàn)源同步時鐘信號來鎖存接收器的數(shù)據(jù)(假設(shè)時鐘和數(shù)據(jù)之間的走線匹配)。

　　抖動的影響

　　抖動可以被定義為時鐘位轉(zhuǎn)換與理想時序偏離，時鐘位轉(zhuǎn)換可能超前或滯后，這里有多種不同類型的抖動。周期間抖動是時鐘輸出位轉(zhuǎn)換中與前一個周期相應位置的偏離(參見圖2)。周期抖動用來衡量時鐘輸出位轉(zhuǎn)換與理想時序的最大偏離。長期抖動用來衡量在多個周期的時鐘輸出位轉(zhuǎn)換中與理想時序的最大偏離，這里的“多個周期”的具體數(shù)目取決于具體的應用和工作頻率(圖4)。

　　根據(jù)具體的應用，在時序預算中應考慮其中一種或所有三種類型的抖動。在同步定時環(huán)境中，產(chǎn)生輸入時鐘的時鐘源或PLL/DLL一般會引起抖動變化。在時序預算中考慮了抖動因素后，抖動(tJIT)就會顯著地縮小時序裕量，特別在高頻率下。

　　但是，如果在接收端時鐘和數(shù)據(jù)存在相同的抖動，就可以從時序預算中除去抖動成分(tJIT)。采用源同步時鐘的情況下也是如此，這是時鐘信號和數(shù)據(jù)由同一個發(fā)射器件驅(qū)動并一直保持對準。將時鐘設(shè)計得像其中一個輸出時，通常就會產(chǎn)生這樣的效果。雖然仍必須考慮時鐘和數(shù)據(jù)管腳之間時鐘到輸出的時間變化，但這個參數(shù)一般都在±100ps左右。

　　在某些應用中，源同步時鐘被延遲1個周期以上以鎖存數(shù)據(jù)。這種情況下，時序預算中要考慮長期抖動，這將使時序裕量減小。這種抖動也被稱為N周期抖動，N是相對于數(shù)據(jù)信號，源同步時鐘信號被延遲的周期數(shù)。當然，一般不建議將源同步時鐘信號延遲一個周期以上。

　　時序預算的計算

　　從下面的例子中可以看出，從時序預算中消除傳輸延遲可以大大改善系統(tǒng)時序裕量。圖5給出了采用源同步時鐘的SRAM的例子。

　　讓我們按下面步聚計算時序預算。按照設(shè)計，SRAM輸出時鐘信號的上升沿與數(shù)據(jù)有效窗口的起始邊對準。我們假設(shè)存儲器控制器通過PLL/DLL片上延遲時鐘延遲以滿足建立和保持時間。SRAM和存儲器控制器采用相同的時序參數(shù)。

　　假設(shè)時鐘和數(shù)據(jù)走線長度匹配，計算時序預算時就可以忽略電路傳輸延遲tPD。另外，時鐘與數(shù)據(jù)具有同樣的偏移和抖動(不包括管腳之間±100 ps的偏移)，因此無需再考慮時鐘發(fā)生器抖動和偏移(tSKEW, tJIT)。

　　在這個系統(tǒng)中，需要考慮的另外一個參數(shù)是SRAM的tJIT：相對于數(shù)據(jù)的SRAM輸出源同步時鐘抖動。這可能是由管腳間時鐘到輸出的時間變化而引起的。

　　在這個例子中，我們假設(shè)時鐘和數(shù)據(jù)走線匹配地很好。如果由于電路設(shè)計而導致走線長度出現(xiàn)差異，就必須考慮時鐘和數(shù)據(jù)信號走線長度的差異。如果時鐘信號的走線是有意延長以延遲時鐘信號(將時鐘信號與數(shù)據(jù)有效窗口中心對準)，就不用考慮此參數(shù)。假設(shè)SRAM源同步時鐘抖動為tJIT=±0.2ns，我們可以像表中列出的那樣逐步計算最小周期時間(參見表)。要獲得非負值裕量，應滿足如下條件：

　　tM>0

　　tCYC/2-2.2ns>0

　　tCYC/2>2.2ns

　　tCYC>4.4ns

　　fCYC<227MHz

　　本例采用源同步時鐘信號，滿足建立和保持時間要求，對數(shù)據(jù)信號走線長度也沒有什么約束。計算得到的最大工作頻率是277MHz，比傳統(tǒng)時鐘同步方法提高了35MHz。注意本例中主要的頻率限制因素是控制器的建立和保持時間。

　　使用源同步時鐘的最優(yōu)方法

　　為最好地利用源同步時鐘，設(shè)計工程師應注意以下要點：

　　不要使源同步時鐘的延遲時間超過一個周期。源同步時鐘的上升沿與其所驅(qū)動的數(shù)據(jù)信號是嚴格匹配的，所以時鐘和數(shù)據(jù)信號應具有同樣的抖動并互相抵消。如果將源同步時鐘信號的上升沿延遲到下一個周期以鎖存數(shù)據(jù)，那么就必須考慮另外一個抖動成分，即N周期抖動，N是相對于數(shù)據(jù)信號，時鐘信號被延遲的周期數(shù)。圖6和圖7中給出了使用源同步時鐘的推薦方法和不推薦方法。這些例子采用QDR-II源同步時鐘(CQ和/CQ)。