節(jié)能處理器設(shè)計(jì)方案

對(duì)于研發(fā)這些電子產(chǎn)品的工程師和設(shè)計(jì)人員來(lái)說(shuō)，在提供高性能設(shè)計(jì)的同時(shí)，還要將低功耗，這是一個(gè)微妙的平衡。半導(dǎo)體設(shè)計(jì)水平的根本進(jìn)步顯著提高了此類電子電路的能效。為實(shí)現(xiàn)節(jié)能降耗，過(guò)去幾年，行業(yè)主要關(guān)注的一直是多核架構(gòu)。盡管采用多核架構(gòu)能夠在一定程度上解決功耗問(wèn)題，但有一種不太知名的處理器設(shè)計(jì)方法則有望更大幅度地降低能耗。即采用自同步（self-clocking）處理內(nèi)核的方法。

功耗/性能/成本的權(quán)衡??

十年前，向更先進(jìn)工藝節(jié)點(diǎn)的邁進(jìn)是個(gè)激動(dòng)人心的命題，這意味著：更快的時(shí)鐘速度；每片晶圓上可獲得兩倍的芯片數(shù)；當(dāng)然還有更低的功耗。隨著晶體管幾何尺寸業(yè)已縮小至其最基本的原子維度，要同時(shí)改善產(chǎn)品的性能、成本和功耗這三要素就變得越發(fā)困難。設(shè)計(jì)團(tuán)隊(duì)只能對(duì)上述三要素中的兩項(xiàng)進(jìn)行優(yōu)化，而無(wú)法同時(shí)提升全部三項(xiàng)性能：或者優(yōu)化能耗和成本而犧牲性能；或者優(yōu)化性能并以更高功耗換取邊際成本的改善。所有這些努力都要在高得多的開(kāi)發(fā)成本，以及增加的設(shè)計(jì)復(fù)雜性和風(fēng)險(xiǎn)這一背景下進(jìn)行的。這些趨勢(shì)反過(guò)來(lái)又導(dǎo)致對(duì)復(fù)雜SoC的投資回報(bào)評(píng)估變得更困難。

直到最近，微處理器性能方面的提升一直是通過(guò)采用在每個(gè)技術(shù)節(jié)點(diǎn)所能得到的更小、更快的晶體管來(lái)提高時(shí)鐘頻率的方法加以實(shí)現(xiàn)。架構(gòu)方面的優(yōu)化以及增加的數(shù)據(jù)路徑寬度進(jìn)一步提高了性能，同時(shí)降低了內(nèi)核工作電壓和功耗。在90納米技術(shù)節(jié)點(diǎn)，晶體管的漏電流成為一個(gè)重大挑戰(zhàn)。采用低閾值電壓的更小的晶體管可以減少芯片面積、增加性能，但是增加的漏電流會(huì)導(dǎo)致更高的成本?，F(xiàn)在，設(shè)計(jì)人員面臨著艱難的選擇：加快時(shí)鐘頻率來(lái)提高性能，但要以顯著增加功耗為代價(jià)；降低功耗，但性能上的提升則很有限，要提升性能，只有使用更多門。

多核架構(gòu)

目前業(yè)界提倡的關(guān)鍵策略是在同一個(gè)芯片內(nèi)放置多個(gè)處理器，即多核架構(gòu)。降低時(shí)鐘頻率會(huì)使每個(gè)處理器更省電，因此這種方法更環(huán)保。

多核處理器已越來(lái)越普遍，主要是因?yàn)樗鼈兙哂薪档凸牟⑻岣呦到y(tǒng)性能的能力。顯然，兩個(gè)處理器能比一個(gè)處理器做更多有用功，且同時(shí)還會(huì)比簡(jiǎn)單地使單個(gè)處理器的時(shí)鐘頻率快兩倍，從而更省電。這種架構(gòu)可實(shí)現(xiàn)更高能效，但會(huì)帶來(lái)兩種主要的副作用：降低了硅使用效率；更高的系統(tǒng)復(fù)雜性。

由于多核架構(gòu)需要復(fù)制多個(gè)相同的核，所以它實(shí)質(zhì)上是直接以硅面積換取系統(tǒng)性能的提升。因采用更小晶體管帶來(lái)的縮小硅芯尺寸方面的好處會(huì)由于要實(shí)現(xiàn)多個(gè)核而大打折扣。

傳統(tǒng)處理器設(shè)計(jì)面臨的挑戰(zhàn)

隨著工藝節(jié)點(diǎn)演進(jìn)到40納米以下，漏電流一直是個(gè)問(wèn)題。增加的另一個(gè)挑戰(zhàn)是需要管理片上工藝變異。兩個(gè)關(guān)鍵半導(dǎo)體工藝參數(shù)——晶體管閾值電壓和晶體管有效長(zhǎng)度——的變化可能對(duì)設(shè)計(jì)的性能和功耗產(chǎn)生重大影響。隨著制造過(guò)程中變異的增加，在這些節(jié)點(diǎn)的SoC設(shè)計(jì)人員必須更加謹(jǐn)慎，并采取降低工作頻率的措施，以保證設(shè)計(jì)不僅能滿足性能規(guī)范，而且要實(shí)現(xiàn)可制造性設(shè)計(jì)。

在半導(dǎo)體技術(shù)演進(jìn)過(guò)程中，另一個(gè)廣為關(guān)注的問(wèn)題是發(fā)熱和散熱。功耗與容抗以及電壓的平方成正比。在90納米節(jié)點(diǎn)之前，隨著工藝節(jié)點(diǎn)的微縮，開(kāi)關(guān)電壓也隨之減小，從而降低了功耗?，F(xiàn)在，工作電壓已接近單個(gè)晶體管的閾值電壓，不可能獲得相應(yīng)的功耗降低以抵消縮小了的芯片面積的散熱需求。

隨著半導(dǎo)體工藝技術(shù)的發(fā)展，在給定面積上放置了越來(lái)越多的門，如果每個(gè)門的功耗不能相應(yīng)降低，那么該特定面積內(nèi)產(chǎn)生的熱量將增加。由于封裝和散熱器的散熱能力有限，所以，如果轉(zhuǎn)向較小幾何尺寸和更快時(shí)鐘頻率將會(huì)很快超出設(shè)計(jì)的散熱能力，從而限制了設(shè)計(jì)所能達(dá)到的性能。在升級(jí)到更小工藝節(jié)點(diǎn)時(shí)，傳統(tǒng)的數(shù)字邏輯設(shè)計(jì)方法學(xué)遇到的挑戰(zhàn)越來(lái)越大，這就迫使業(yè)界尋找到能同時(shí)在性能、功耗和成本三方面帶來(lái)改進(jìn)的新解決方案。采用自定時(shí)（self-timed）異步架構(gòu)就是解決這些核心問(wèn)題的一個(gè)辦法。

異步設(shè)計(jì)方法的優(yōu)勢(shì)

異步電路可以提供多種優(yōu)勢(shì)。理想情況下，該技術(shù)可實(shí)現(xiàn)最高速的電路；還可被用于獲得功耗最低的器件。異步（或無(wú)時(shí)鐘電路）設(shè)計(jì)方法也可用于開(kāi)發(fā)高性能、低功耗和具有更高硅利用率的處理器。

為了解異步電路的優(yōu)勢(shì)，首先要將該設(shè)計(jì)技術(shù)與普遍使用的同步方法進(jìn)行比較。圖1所示為一個(gè)典型的高度流水線化的處理器設(shè)計(jì)，由同步實(shí)現(xiàn)轉(zhuǎn)到異步實(shí)現(xiàn)方法時(shí)的綜合影響。

去掉了時(shí)鐘樹(shù)。同步高速處理器需要大的時(shí)鐘樹(shù)來(lái)保持序列塊的同步。這些時(shí)鐘樹(shù)需要大功率緩沖器來(lái)驅(qū)動(dòng)覆蓋了大部分芯片的復(fù)雜高容抗網(wǎng)絡(luò)。在每一時(shí)鐘周期，時(shí)鐘狀態(tài)改變兩次、在上升沿和下降沿都要耗電。這些時(shí)鐘樹(shù)不進(jìn)行任何信息處理、不承當(dāng)任何有用的計(jì)算工作，但它們消耗了總功率的很大一部分。因此，對(duì)于高性能處理器而言，僅消除時(shí)鐘樹(shù)一項(xiàng)就可降低40%的功耗。

去掉了流水線狀態(tài)單元。現(xiàn)代的同步高性能處理器高度依賴于流水線設(shè)計(jì)技術(shù)。這些流水線需要非常多的級(jí)間（inter-stage）觸發(fā)器和狀態(tài)單元以支持高頻時(shí)鐘工作。然而，這些級(jí)間觸發(fā)器和狀態(tài)單元對(duì)于處理器執(zhí)行的實(shí)際數(shù)據(jù)處理和計(jì)算任務(wù)并無(wú)貢獻(xiàn)。在異步設(shè)計(jì)中，這些存儲(chǔ)單元被棄除，從而節(jié)省了它們所占用的硅片空間以及大量功耗。

去掉了富余的邊沿時(shí)序。級(jí)間觸發(fā)器需要設(shè)置和保持時(shí)間，這就要求在時(shí)鐘跳變沿之間的這段時(shí)間不能用于高頻同步設(shè)計(jì)中的計(jì)算工作。此外，由于每一亞微米技術(shù)節(jié)點(diǎn)的縮微都趨向于增加路徑時(shí)序的不確定性，這就進(jìn)一步縮短了時(shí)鐘邊沿之間的有效工作期（active period）。這也意味著，在同步設(shè)計(jì)中，為執(zhí)行同樣工作，級(jí)間電路邏輯需要被設(shè)計(jì)得比單個(gè)時(shí)鐘周期更快。

這需要在數(shù)據(jù)路徑中更多地使用更大、功率更高的緩沖器。在異步處理器設(shè)計(jì)中，邏輯沒(méi)必要處理這么小的時(shí)間間隔?？梢允褂酶⒏?、功耗更低的電路來(lái)建構(gòu)這些邏輯，而且同時(shí)還保證了同等整體性能水平。由于門可以慢一些，因此允許更多地采用低漏電、高閾值電壓（VHT）門，從而大大減小了漏電流并進(jìn)一步降低了功耗，縮小了硅芯面積。

縮短了互連線長(zhǎng)度。前面談到的硅片面積的縮小可進(jìn)一步降低功耗，這是因?yàn)殡S著這些單元間電路的縮微會(huì)導(dǎo)致單元間連線縮短。線路越短、容抗越小，因此使用較小的緩沖器對(duì)其進(jìn)行切換所需的功耗也越低。

在處理器實(shí)現(xiàn)過(guò)程中采用異步設(shè)計(jì)方法，可以去掉對(duì)處理和計(jì)算任務(wù)沒(méi)有貢獻(xiàn)的時(shí)鐘樹(shù)和時(shí)序單元。它們還削減了對(duì)處理電路的時(shí)序約束，從而縮小了面積、降低了功耗。這意味著可采用更少的硅片來(lái)完成同等功能，從而降低功耗，因而大幅減小了硅片面積并降低了產(chǎn)品成本。迄今為止，在許多應(yīng)用中，降低功耗都是極為重要的，這也是設(shè)計(jì)人員面臨的關(guān)鍵挑戰(zhàn)。

本文小結(jié)

綜上所述，去掉了全部時(shí)鐘電路可顯著降低功耗；而去掉了所有級(jí)間存儲(chǔ)和狀態(tài)單元既縮小了芯片面積又降低了功耗。此外，通過(guò)在余下的電路中使用更慢、更小、更省電的邏輯單元，也能夠在減少芯片面積和功耗的同時(shí)，獲得同等性能；而電路整體尺寸的縮小又進(jìn)一步削減了功耗。

使用異步架構(gòu)的另一個(gè)重要意義是散熱，因?yàn)榘l(fā)熱和散熱是決定在單一封裝內(nèi)可放置多少個(gè)核的限制性因素。與同步設(shè)計(jì)方法相比，基于異步架構(gòu)的設(shè)計(jì)，其處理能力5倍于前者，從而大大降低了整體系統(tǒng)成本，為SoC應(yīng)用開(kāi)啟了新的可能性。

在一個(gè)功耗、性能和成本成為主流訴求的年代，異步設(shè)計(jì)方法具有的諸多優(yōu)勢(shì)是處理器業(yè)者無(wú)法忽視的。對(duì)那些不僅要降低成本、提高性能而且還要減少能耗影響的制造商來(lái)說(shuō)，掌握該技術(shù)并將其應(yīng)用到其處理器和產(chǎn)品設(shè)計(jì)中，將能獲得無(wú)與倫比的高能效和性價(jià)比，從而把握市場(chǎng)先機(jī)。