3.3 存儲(chǔ)器實(shí)體

　　存儲(chǔ)器模型中的存儲(chǔ)器實(shí)體可以由多個(gè)bank組成，并構(gòu)成一個(gè)子模塊。根據(jù)bank的數(shù)量和種類，該存儲(chǔ)器子模塊具有不同數(shù)量的只讀端口、只寫端口和讀寫端口。為了能盡可能模擬不同的存儲(chǔ)器類型，存儲(chǔ)器子模塊可配置參數(shù)如表1所示。

　　表1 存儲(chǔ)器配置參數(shù)

　　3.4 存儲(chǔ)器控制器

　　存儲(chǔ)器控制器由指令隊(duì)列、數(shù)據(jù)緩存、以及仲裁器構(gòu)成。這一部分對(duì)系統(tǒng)的性能有重要影響。讀指令隊(duì)列和寫指令隊(duì)列用來(lái)分別緩存讀寫指令。當(dāng)它們寫滿時(shí)，新的讀寫操作將失敗或堵塞。指令隊(duì)列的數(shù)量取決于訪問(wèn)存儲(chǔ)器模型的模塊有幾個(gè)優(yōu)先級(jí)。相同優(yōu)先級(jí)的指令會(huì)被放到同一個(gè)隊(duì)列。讀仲裁器和寫仲裁器分別根據(jù)隊(duì)列中的讀地址和寫地址，讀寫數(shù)據(jù)緩存器的狀態(tài)，以及指令優(yōu)先級(jí)來(lái)決定發(fā)送哪個(gè)指令到哪個(gè)端口。而如果讀指令和寫指令指向了相同的讀寫端口，讀寫仲裁器將再一次做出仲裁。這里的每個(gè)仲裁器除了上述功能外，具體的仲裁機(jī)制以虛函數(shù)的形式由具體的實(shí)現(xiàn)來(lái)決定。在該存儲(chǔ)器模型中實(shí)現(xiàn)了默認(rèn)的基于優(yōu)先級(jí)的輪詢算法。存儲(chǔ)器控制器的配置參數(shù)如表2所示。

　　表2 存儲(chǔ)器控制器的配置參數(shù)

　　3.5 參數(shù)配置

　　存儲(chǔ)器模型的眾多參數(shù)需要在構(gòu)造函數(shù)中配置完成。在運(yùn)行階段，不能再更改配置。運(yùn)行階段的配置更改將是我們下一步的研究?jī)?nèi)容，可以用于類似于文獻(xiàn)［8］的自演化系統(tǒng)。

　　4 應(yīng)用實(shí)例

　　圖2所示為一個(gè)H.264解碼器模塊框圖。該解碼器共包括四個(gè)模塊以流水線方式工作在宏塊級(jí)別。其中熵解碼產(chǎn)生運(yùn)動(dòng)矢量，變換系數(shù)等信息。殘差恢復(fù)模塊通過(guò)反量化、反變換操作得到殘差。宏塊預(yù)測(cè)模塊進(jìn)行幀內(nèi)或幀間預(yù)測(cè)并和殘差一起重建出宏塊數(shù)據(jù)。去快效應(yīng)模塊實(shí)現(xiàn)H.264去塊效應(yīng)濾波。這四個(gè)模塊通過(guò)一個(gè)共享的SRAM 來(lái)交換數(shù)據(jù)。RTL設(shè)計(jì)人員根據(jù)設(shè)計(jì)指標(biāo)率先完成了各模塊微架構(gòu)的設(shè)計(jì)，平均解碼每個(gè)模塊所需時(shí)間在指標(biāo)范圍內(nèi)。

　　圖2 H.264解碼器使用共享存儲(chǔ)器在解碼模塊間交換數(shù)據(jù)

　　為了確定共享SRAM 引入的性能損失和確定SRAM 的設(shè)計(jì)，采用本文存儲(chǔ)器模型進(jìn)行分析。存儲(chǔ)器的大部分參數(shù)已經(jīng)被確定，需要決定采用幾個(gè)bank（每個(gè)bank是一個(gè)單端口SRAM）。另一方面，各模塊讀寫存儲(chǔ)器的時(shí)間也基本確定從而有了可靠地負(fù)載模型。通過(guò)改變存儲(chǔ)器模型的bank數(shù)，得到結(jié)果如圖3所示。

　　圖3 不同bank數(shù)所對(duì)應(yīng)的單個(gè)宏塊平均解碼時(shí)間占允許時(shí)間的比例

　　由于bank的增加可以減少訪問(wèn)存儲(chǔ)器的沖突，模型仿真得到的處理時(shí)間隨bank數(shù)量的增加而減少。但是可以看到bank數(shù)量對(duì)所消耗的時(shí)間影響不大，這說(shuō)明各解碼模塊訪問(wèn)存儲(chǔ)器的時(shí)間分布已經(jīng)比較均勻。由于一個(gè)bank的情況已經(jīng)可以滿足要求，所以最后確定bank數(shù)為1。RTL全部完成后的仿真結(jié)果所消耗的時(shí)間比模型所給出的略少一些，原因是RTL設(shè)計(jì)對(duì)訪問(wèn)共享SRAM 的時(shí)間安排做了進(jìn)一步細(xì)化的工作。

　　5 結(jié)束語(yǔ)

　　本文提出了一個(gè)通用的存儲(chǔ)器SystemC模型，該模型采用統(tǒng)一的事務(wù)級(jí)接口，和可配置的時(shí)鐘精準(zhǔn)的內(nèi)部控制邏輯以及存儲(chǔ)器構(gòu)成。通過(guò)一系列的參數(shù)配置，該模型能夠幫助設(shè)計(jì)人員快速實(shí)現(xiàn)系統(tǒng)建模并在存儲(chǔ)器設(shè)計(jì)和選擇上做出合理判斷。借助其通用性，它還可以幫助保持一致性和減少重復(fù)勞動(dòng)。該模型被應(yīng)用于視頻解碼案例中，成功預(yù)測(cè)了共享SRAM 的bank數(shù)對(duì)性能的影響，證明了其有效性。