概述

DDR DRAM內(nèi)存控制器要滿足眾多市場(chǎng)競(jìng)爭(zhēng)的需求。一款出色的內(nèi)存控制器必須能夠增加存儲(chǔ)器接口的帶寬，滿足CPU、圖形處理、系統(tǒng)實(shí)時(shí)DRAM的延遲需求，同時(shí)符合存儲(chǔ)總線和片上總線標(biāo)準(zhǔn)的規(guī)定。

讀取重排序緩沖器（RRB）是DesignWare uMCTL和uMCTL2 DDR內(nèi)存控制器IP產(chǎn)品上可用的一項(xiàng)硅驗(yàn)證的架構(gòu)增強(qiáng)功能，是對(duì)DDR內(nèi)存控制器架構(gòu)的進(jìn)一步完善。本白皮書將解釋讀取重排序緩沖器的概念，并對(duì)其如何提升存儲(chǔ)帶寬加以說明。此外，本文還總結(jié)了測(cè)試結(jié)果，展示了不同架構(gòu)的DRAM控制器（根據(jù)該控制器是帶RRB、帶外部調(diào)度的RRB、或是帶內(nèi)容可尋址內(nèi)存（CAM）調(diào)度的RRB的架構(gòu)）可從相同輸入數(shù)據(jù)流獲得10%、66%或100%的截然不同的DRAM總線利用率。

DRAM控制器上事務(wù)重排序
每個(gè)存儲(chǔ)子系統(tǒng)必須符合與之相連的片上總線的DDR DRAM總線標(biāo)準(zhǔn)和數(shù)據(jù)一致性需求。

將系統(tǒng)片上總線事務(wù)轉(zhuǎn)換成存儲(chǔ)事務(wù)，最簡(jiǎn)單的方法是使用一個(gè)協(xié)議控制器。該協(xié)議控制器將按從片上總線收到指令的順序?qū)⒅噶钷D(zhuǎn)換成存儲(chǔ)事務(wù)，同時(shí)遵循DRAM標(biāo)準(zhǔn)的規(guī)范。典型的協(xié)議控制器還將對(duì)輸入的DRAM維護(hù)事務(wù)（如與存儲(chǔ)讀寫操作相關(guān)的激活和預(yù)充電指令）進(jìn)行調(diào)度。

很少有系統(tǒng)能夠自然地生成高效的存儲(chǔ)流量；例如，數(shù)據(jù)采集系統(tǒng)生成較長(zhǎng)的順序存取存儲(chǔ)器。大多數(shù)系統(tǒng)都有CPU緩存填充、視頻編/解碼或網(wǎng)絡(luò)分組數(shù)據(jù)流，這些數(shù)據(jù)流包含發(fā)射到存儲(chǔ)器中隨機(jī)位置的短事務(wù)。短事務(wù)指令對(duì)DRAM內(nèi)部數(shù)據(jù) bank結(jié)構(gòu)的利用率較低，而且通常效率低下。甚至是在包含能夠生成高效存儲(chǔ)流量的存儲(chǔ)請(qǐng)求者（主控）的系統(tǒng)（多請(qǐng)求者系統(tǒng)）中，來自多請(qǐng)求者的數(shù)據(jù)流也可能產(chǎn)生低效率的存儲(chǔ)總線序列。

由于協(xié)議控制器以從片上總線收到指令的順序來執(zhí)行指令，按照高效DRAM執(zhí)行的順序?yàn)閰f(xié)議控制器提供指令是非常重要的。如果不能按此順序，存儲(chǔ)帶寬可能受影響，因?yàn)閰f(xié)議控制器可能需要延遲一些事務(wù)來防止違反DRAM協(xié)議。

為處理系統(tǒng)內(nèi)存儲(chǔ)流量生成低效的問題，通常的方法是對(duì)存儲(chǔ)流量重新排序，從而獲得更高效的操作?？梢栽诹髁康竭_(dá)協(xié)議控制器之前通過一個(gè)存儲(chǔ)調(diào)度器，或通過一個(gè)帶重排序功能的內(nèi)存控制器，對(duì)存儲(chǔ)流量進(jìn)行重排序。

重排序有多種策略可用；這些策略通常都會(huì)盡力避免DRAM協(xié)議限制所需的指令對(duì)指令延遲。有效的內(nèi)存控制器不僅會(huì)防止不正確的指令序列，還會(huì)盡力實(shí)現(xiàn)正確的指令序列，如有利于高效DRAM執(zhí)行的順序頁(yè)面點(diǎn)擊。