一般單片機(jī)、DSP、FPGA他們之間管教能否直接相連。 一般情況下，同電壓的是可以的，不過(guò)最好是要好好查查技術(shù)手冊(cè)上的VIL，VIH，VOL，VOH的值，看是否能夠匹配（VOL要小于VIL，VOH要大于VIH，是指一個(gè)連接當(dāng)中的）。有些在一般應(yīng)用中沒(méi)有問(wèn)題，但是參數(shù)上就是有點(diǎn)不夠匹配，在某些情況下可能就不夠穩(wěn)定，或者不同批次的器件就不能運(yùn)行。

常用的邏輯電平有TTL、CMOS、LVTTL、ECL、PECL、GTL；RS232、RS422、LVDS等。其中TTL和CMOS的邏輯電平按典型電壓可分為四類(lèi)：5V系列（5V TTL和5V CMOS）、3.3V系列，2.5V系列和1.8V系列。

5V TTL和5V CMOS邏輯電平是通用的邏輯電平。

3.3V及以下的邏輯電平被稱(chēng)為低電壓邏輯電平，常用的為L(zhǎng)VTTL電平。

輸入高電平（Vih）：保證邏輯門(mén)的輸入為高電平時(shí)所允許的最小輸入高電平，當(dāng)輸入電平高于Vih時(shí)，則認(rèn)為輸入電平為高電平。

輸入低電平（Vil）：保證邏輯門(mén)的輸入為低電平時(shí)所允許的最大輸入低電平，當(dāng)輸入電平低于Vil時(shí)，則認(rèn)為輸入電平為低電平。

輸出高電平（Voh）：保證邏輯門(mén)的輸出為高電平時(shí)的輸出電平的最小值，邏輯門(mén)的輸出為高電平時(shí)的電平值都必須大于此Voh。

輸出低電平（Vol）：保證邏輯門(mén)的輸出為低電平時(shí)的輸出電平的最大值，邏輯門(mén)的輸出為低電平時(shí)的電平值都必須小于此Vol。

閥值電平（Vt）：數(shù)字電路芯片都存在一個(gè)閾值電平，就是電路剛剛勉強(qiáng)能翻轉(zhuǎn)動(dòng)作時(shí)的電平。它是一個(gè)界于Vil、Vih之間的電壓值，對(duì)于CMOS電路的閾值電平，基本上是二分之一的電源電壓值，但要保證穩(wěn)定的輸出，則必須要求輸入高電平》 Vih，輸入低電平

TTL：Transistor-Transistor Logic 三極管結(jié)構(gòu)。

Vcc：5V；VOH》=2.4V；VOL《=0.5V；VIH》=2V；VIL《=0.8V。

因?yàn)?.4V與5V之間還有很大空閑，對(duì)改善噪聲容限并沒(méi)什么好處，又會(huì)白白增大系統(tǒng)功耗，還會(huì)影響速度。

所以后來(lái)就把一部分“砍”掉了。也就是后面的LVTTL。

LVTTL又分3.3V、2.5V以及更低電壓的LVTTL（Low Voltage TTL）。

3.3V LVTTL：

Vcc：3.3V；VOH》=2.4V；VOL《=0.4V；VIH》=2V；VIL《=0.8V。

2.5V LVTTL：

Vcc：2.5V；VOH》=2.0V；VOL《=0.2V；VIH》=1.7V；VIL《=0.7V。

更低的LVTTL不常用就先不講了。多用在處理器等高速芯片，使用時(shí)查看芯片手冊(cè)就OK了。

TTL使用注意：TTL電平一般過(guò)沖都會(huì)比較嚴(yán)重，可能在始端串22歐或33歐電阻； TTL電平輸入腳懸空時(shí)是

內(nèi)部認(rèn)為是高電平。要下拉的話應(yīng)用1k以下電阻下拉。TTL輸出不能驅(qū)動(dòng)CMOS輸入。

CMOS：Complementary Metal Oxide Semiconductor PMOS+NMOS。

Vcc：5V；VOH》=4.45V；VOL《=0.5V；VIH》=3.5V；VIL《=1.5V。

相對(duì)TTL有了更大的噪聲容限，輸入阻抗遠(yuǎn)大于TTL輸入阻抗。對(duì)應(yīng)3.3V LVTTL，出現(xiàn)了LVCMOS，可以與3.3V的LVTTL直接相互驅(qū)動(dòng)。

3.3V LVCMOS：

Vcc：3.3V；VOH》=3.2V；VOL《=0.1V；VIH》=2.0V；VIL《=0.7V。

2.5V LVCMOS：

Vcc：2.5V；VOH》=2V；VOL《=0.1V；VIH》=1.7V；VIL《=0.7V。

CMOS使用注意：CMOS結(jié)構(gòu)內(nèi)部寄生有可控硅結(jié)構(gòu)，當(dāng)輸入或輸入管腳高于VCC一定值（比如一些芯片是0.7V）

時(shí)，電流足夠大的話，可能引起閂鎖效應(yīng)，導(dǎo)致芯片的燒毀。

TTL電平與CMOS電平的區(qū)別

（一）TTL高電平3.6~5V，低電平0V~2.4V

CMOS電平Vcc可達(dá)到12V

CMOS電路輸出高電平約為0.9Vcc，而輸出低電平約為0.1Vcc。

CMOS電路不使用的輸入端不能懸空，會(huì)造成邏輯混亂。

TTL電路不使用的輸入端懸空為高電平

另外，CMOS集成電路電源電壓可以在較大范圍內(nèi)變化，因而對(duì)電源的要求不像TTL集成電路那樣嚴(yán)格。

用TTL電平他們就可以兼容

（二）TTL電平是5V，CMOS電平一般是12V。

因?yàn)門(mén)TL電路電源電壓是5V，CMOS電路電源電壓一般是12V。

5V的電平不能觸發(fā)CMOS電路，12V的電平會(huì)損壞TTL電路，因此不能互相兼容匹配。

（三）TTL電平標(biāo)準(zhǔn)

輸出 L： 《0.4V ； H：》2.4V。

輸入 L： 《0.8V ； H：》2.0V

TTL器件輸出低電平要小于0.4V，高電平要大于2.4V。輸入，低于0.8V就認(rèn)為是0，高于2.0就認(rèn)為是1。

CMOS電平：

輸出 L： 《0.1*Vcc ； H：》0.9*Vcc。

輸入 L： 《0.3*Vcc ； H：》0.7*Vcc.

以下的內(nèi)容作為了解：

ECL：Emitter Coupled Logic 發(fā)射極耦合邏輯電路（差分結(jié)構(gòu)）

Vcc=0V；Vee：-5.2V；VOH=-0.88V；VOL=-1.72V；VIH=-1.24V；VIL=-1.36V。

速度快，驅(qū)動(dòng)能力強(qiáng)，噪聲小，很容易達(dá)到幾百M(fèi)的應(yīng)用。但是功耗大，需要負(fù)電源。為簡(jiǎn)化電源，出現(xiàn)了

PECL（ECL結(jié)構(gòu)，改用正電壓供電）和LVPECL。

PECL：Pseudo/Positive ECL

Vcc=5V；VOH=4.12V；VOL=3.28V；VIH=3.78V；VIL=3.64V

LVPELC：Low Voltage PECL

Vcc=3.3V；VOH=2.42V；VOL=1.58V；VIH=2.06V；VIL=1.94V

ECL、PECL、LVPECL使用注意：不同電平不能直接驅(qū)動(dòng)。中間可用交流耦合、電阻網(wǎng)絡(luò)或?qū)Ｓ眯酒M(jìn)行轉(zhuǎn)換。

以上三種均為射隨輸出結(jié)構(gòu)，必須有電阻拉到一個(gè)直流偏置電壓。（如多用于時(shí)鐘的LVPECL：直流匹配時(shí)用

130歐上拉，同時(shí)用82歐下拉；交流匹配時(shí)

用82歐上拉，同時(shí)用130歐下拉。但兩種方式工作后直流電平都在1.95V左右。）

前面的電平標(biāo)準(zhǔn)擺幅都比較大，為降低電磁輻射，同時(shí)提高開(kāi)關(guān)速度又推出LVDS電平標(biāo)準(zhǔn)。

LVDS：Low Voltage Differential Signaling

差分對(duì)輸入輸出，內(nèi)部有一個(gè)恒流源3.5-4mA，在差分線上改變方向來(lái)表示0和1。通過(guò)外部的100歐匹配電

阻（并在差分線上靠近接收端）轉(zhuǎn)換為±350mV的差分電平。

LVDS使用注意：可以達(dá)到600M以上，PCB要求較高，差分線要求嚴(yán)格等長(zhǎng)，差最好不超過(guò)10mil（0.25mm）。

100歐電阻離接收端距離不能超過(guò)500mil，最好控制在300mil以內(nèi)。下面的電平用的可能不是很多，篇幅關(guān)系，只簡(jiǎn)單做一下介紹。如果感興趣的話可以聯(lián)系我。

CML：是內(nèi)部做好匹配的一種電路，不需再進(jìn)行匹配。三極管結(jié)構(gòu)，也是差分線，速度能達(dá)到3G以上。只能

點(diǎn)對(duì)點(diǎn)傳輸。

GTL：類(lèi)似CMOS的一種結(jié)構(gòu)，輸入為比較器結(jié)構(gòu)，比較器一端接參考電平，另一端接輸入信號(hào)。1.2V電源供

電。

Vcc=1.2V；VOH》=1.1V；VOL《=0.4V；VIH》=0.85V；VIL《=0.75V

PGTL/GTL+：

Vcc=1.5V；VOH》=1.4V；VOL《=0.46V；VIH》=1.2V；VIL《=0.8V

HSTL是主要用于QDR存儲(chǔ)器的一種電平標(biāo)準(zhǔn)：一般有V?CCIO=1.8V和V??CCIO=1.5V。和上面的

GTL相似，輸入為輸入為比較器結(jié)構(gòu)，比較器一端接參考電平（VCCIO/2），另一端接輸入信號(hào)。對(duì)參考電平

要求比較高（1%精度）。

SSTL主要用于DDR存儲(chǔ)器。和HSTL基本相同。V??CCIO=2.5V，輸入為輸入為比較器結(jié)構(gòu)，比較器一

端接參考電平1.25V，另一端接輸入信號(hào)。對(duì)參考電平要求比較高（1%精度）。

HSTL和SSTL大多用在300M以下。