Solution:在對(duì)FPGA設(shè)計(jì)進(jìn)行最初步的系統(tǒng)規(guī)劃的時(shí)候，需要進(jìn)行模塊劃分，模塊接口定義等工作。通常，我們只能在紙上進(jìn)行設(shè)計(jì)。雖然在紙上我們可以很隨意地書寫，而用紙畫的不方便就在于，如果對(duì)某一個(gè)模塊進(jìn)行較大改動(dòng)，那么常常因?yàn)榱舫龅目沼嗉垙埐粔颍鴮?dǎo)致拿一張新的白紙重新畫一遍。

Question: 我們能不能使用軟件進(jìn)行系統(tǒng)規(guī)劃呢？

Solution:?答案是可以的。下面以ISE 7.1為例作說(shuō)明：

1) 畫一個(gè)空模塊，僅定義端口 - 新建Schematic，選擇Tools -> Symbol Wizard，里面可以定義Symbol名和端口屬性。完成后生成sym格式的Symbol。
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2) 將Symbol添加到原理圖 - 在Schematic的Symbol頁(yè)面，選擇Categories為工程文件夾，在Symbols列表中就可以看到剛剛新建的Symbol。將它添加到原理圖中。

3) 重復(fù)1-2步驟，建立所有Symbol，并連接端口。

4) 如需修改Symbol，可以直接在sym文件中修改 - 可以按右鍵-> Add -> Pin等等添加，也可以Copy已存在的Pin，然后改變PinName。但是在ISE7.1中改變Copy過(guò)來(lái)的PinName會(huì)連帶將原始PinName也改變。解決方法是用TextEditor比如UltraEditor打開(kāi)這個(gè)sym文件，在里面修改。sym文件格式很易懂。改變Symbol端口后需要Update Schematic。在點(diǎn)到Schematic后會(huì)自動(dòng)彈出Update對(duì)話框。

5) 生成原理圖對(duì)應(yīng)的HDL文件 - 點(diǎn)擊"Sources in Project"列表中的sch文件，在"Process"窗口選擇"View HDL Functional Model"。這樣會(huì)自動(dòng)生成Schematic對(duì)應(yīng)的HDL文件，其中例化了上面的各個(gè)模塊。要改變HDL文件類型，可以改變Project屬性中的"Generated Simulation Language"屬性。

6) 生成Symbol對(duì)應(yīng)的HDL文件 - 在打開(kāi)一個(gè)sym文件時(shí)，選擇Tools -> Generate HDL Template from Symbol。此時(shí)可以選擇生成VHDL還是Verilog的文件。

7) 對(duì)每個(gè)模塊的內(nèi)容進(jìn)行編寫。

Summary: 雖然我個(gè)人偏好使用HDL進(jìn)行設(shè)計(jì)，但是在設(shè)計(jì)初期使用這種Schematic方法進(jìn)行自頂向下的設(shè)計(jì)真的十分方便。首先它增強(qiáng)了設(shè)計(jì)的可維護(hù)性和可讀性，使修改和傳播都更為方便；其次由于它可以自動(dòng)生成HDL代碼，這樣對(duì)下一步的設(shè)計(jì)也起到了簡(jiǎn)化操作的作用。

Advice:在使用過(guò)程中碰到的幾個(gè)問(wèn)題希望以后Xilinx能解決
1) 在編輯Symbol時(shí)改變復(fù)制后的PinName會(huì)同時(shí)改變?cè)糚inName
2) Symbol Wizard可以添加bus，只要給Pin命名A(4:0)就可以
3) 只能在Pereference里改顏色，而不能改變某一特定連線的顏色，以起到區(qū)分控制線/數(shù)據(jù)通路的作用