先理解組合邏輯和時(shí)序邏輯，后面就好說了，這里先講講狹義的組合邏輯和時(shí)序邏輯，時(shí)序邏輯一般指的是D觸發(fā)器，組合邏輯指的是：與門 或門 非門，比較器，選擇器，編碼器，譯碼器，加法器，當(dāng)然還有兩類比較特殊的就是三態(tài)門和RAM，時(shí)序邏輯D觸發(fā)器需要時(shí)鐘來驅(qū)動的，也就是必須要有時(shí)鐘才會 動作，而組合邏輯不需要時(shí)鐘驅(qū)動，在時(shí)序圖上的表現(xiàn)就是時(shí)序邏輯的輸出比輸入晚一個(gè)時(shí)鐘周期，而組合邏輯輸入和輸出都是在同一個(gè)時(shí)鐘周期，所有的數(shù)字電路 都是由組合邏輯和時(shí)序邏輯構(gòu)成，大到CPU，小到電子表芯片，然后我們看看上面的組合邏輯和時(shí)序邏輯怎么來用硬件描述語言來描述。

　　1：與門

　　assign c = a&b；

　　always@（*）

　　c=a&b

　　2：或門

　　assign c = a|b；

　　always@（*）

　　c=a|b

　　3：非門

　　assign c = ~a；

　　always@（*）

　　c=~a

　　4：比較器

　　assign c = （a》=b）？1‘b1:1’b0；

　　always@（*）

　　if（a》=b）

　　c=1‘b1;

　　else

　　c=1’b0;

　　5：選擇器

　　assign c = （a》=b）？d:e；

　　always@（*）

　　if（a》=b）

　　c=d；

　　else

　　c=e;

　　6：譯碼器

　　always@（*）

　　case（a）

　　2‘b0;c=4’b0001;

　　2‘b1;c=4’b0010;

　　2‘b2;c=4’b0010;

　　2‘b3;c=4’b1000;

　　endcase

　　7：編碼器

　　always@（*）

　　case（a）

　　4‘b0001 ：c=2‘d0;

　　4’b0010 ：c=2’d1;

　　4‘b0010 ：c=2’d2;

　　4‘b1000; c=2’d3;

　　endcase

　　8：加法器

　　assign c= a+b；

　　時(shí)序邏輯D觸發(fā)器

　　alway@（posedge clk or negedge rst_n）

　　begin

　　if（rst_n==1‘b0）

　　q《=1’b0;

　　else

　　q 《=d;

　　end

　　描 述完成上面的這些，我基本上可以用上面這些標(biāo)準(zhǔn)的電路和語言描述出90%的數(shù)字電路了，先從最簡單的計(jì)數(shù)器開始吧，計(jì)數(shù)器在常見不過，我們先寫一個(gè)模10 的計(jì)數(shù)器，省去模塊端口定義和信號定位，以下就是核心代碼了，為了讓LZ可以看清楚具體的電路，可能剛剛看著代碼LZ可能會有些難懂，不過沒有關(guān)系，要學(xué) 會硬件的思維這個(gè)是必經(jīng)之路

　　我 們可以看到一個(gè)簡單的模10計(jì)數(shù)器實(shí)際上是由4部分組成，一個(gè)比較器，一個(gè)加法器，一個(gè)選擇器，和4個(gè)D觸發(fā)器，所以一個(gè)計(jì)數(shù)器實(shí)際上是由上面最初介紹的 那幾個(gè)基本單元組成，我打開了FPGA神器quartus，綜合一些，改正了若干的語法錯(cuò)誤，然后最終的綜合的RTL電路如下

　　電 路和代碼配合的實(shí)在是太好了 代碼描述了4部分的電路，而電路也表現(xiàn)出來了4部分的電路，我們可以看到 ADDER 加法器，LESS_THAN 比較器，MUX21 選擇器 最后一個(gè)D觸發(fā)器，這就是硬件思維，硬件思維就是認(rèn)為所有的數(shù)字電路都是由基本的組合邏輯和時(shí)序邏輯的組件組合而成，寫出來的代碼都有對應(yīng)的最小的電路組 件來對應(yīng)，既然代碼都寫出來代碼，那我們就來看看時(shí)序圖，來驗(yàn)證一下 時(shí)序邏輯的輸入和輸出總是延遲一個(gè)時(shí)鐘周期，組合邏輯的輸入和輸出在同一個(gè)時(shí)鐘周期，開始搭建testbench，此處省略一萬字，熟悉的波形終于出來了

　　可能上面那個(gè)也周期內(nèi)的圖不一定看的清，就看第二幅圖吧，我們可以看到在

　　這 3行代碼是同時(shí)執(zhí)行的，是串行的，在cnt_cnr 》=‘d9的那一個(gè)時(shí)鐘周期就執(zhí)行完成，和C語言的執(zhí)行方式其實(shí)是一樣的，但是cnt_cur 的賦值就可以看到雖然是把cnt_nxt 賦值給cnt_cur，但是由于是時(shí)序邏輯所以總是要延遲一個(gè)時(shí)鐘周期，好一個(gè)最簡單的模10計(jì)數(shù)器就介紹完了，但是是不是所有的計(jì)數(shù)器都要寫的這么復(fù)雜 能，不是，還有兩種基本的寫法，一種寫法就是如下，把所有的組合邏輯都寫在了一起，

　　還有這種最最常見的寫法就是不區(qū)分組合邏輯和時(shí)序邏輯，所有的都寫在一個(gè)always塊里面，就當(dāng)成時(shí)序邏輯來寫，這個(gè)只不上是上面兩種電路的一種抽象一點(diǎn)的寫法，但是基本的組合邏輯和時(shí)序邏輯都還是一樣

　　不信看看rtl 和上面的一模一樣

　　一 個(gè)基本的電路都是由基本的組合邏輯電路和D觸發(fā)器組成，如果不能用著兩個(gè)來組成，那你可能是弄錯(cuò)了，比方說有新手經(jīng)常寫一個(gè)延時(shí)電路，能用# 10么，#10可以是由選擇器，還是與或非或者是D觸發(fā)器來組成么，綜合器能理解么，明顯不行，所以在自己寫一個(gè)代碼的時(shí)候一定要想想他最后的電路是什 么，談完了計(jì)數(shù)器，這個(gè)最最常用的電路，談完了這個(gè)我想在談?wù)?a href="http://www.makelele.cn/tags/verilog/" target="_blank">verilog，對于verilog我的建議是，遇到組合邏輯用阻塞賦值，遇到時(shí)序邏輯用非 阻塞賦值，基本的語法就那么幾條，

　　always assign if else case ？： 》= 《= == & | ~ && || ！這個(gè)幾個(gè)搞定了，應(yīng)該所有的電路都可以描述了，其他的什么就不用去理會了，你寫RTL是用不著的，亂用反而會用錯(cuò)，什么while ， initial ，這些都是仿真用的，寫rtl根本用不到，

　　至于如何上手比較快些，F(xiàn)PGA開發(fā)的流程無非就是 ，方案，代碼，仿真，后端約束，上板驗(yàn)證，找一個(gè)項(xiàng)目吧這個(gè)流程都走一我相信上手起來應(yīng)該不難比如說開發(fā)一個(gè)簡單的UART，這個(gè)最常見的模塊，或者一個(gè) dds，或者sdram控制器，首先把方案做出來，就是把基本的電路和實(shí)現(xiàn)方法畫到草稿上面或者電腦上面，考慮多方面，可靠性，可實(shí)現(xiàn)性，資源，能不能跑 到要的時(shí)鐘頻率，等等，接口的信號有哪些，時(shí)序是什么樣子的，內(nèi)部怎么控制，用狀態(tài)機(jī)還是計(jì)數(shù)器，狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)移圖是什么樣，有哪些狀態(tài)，狀態(tài)遷移的條 件有哪些，會不會跑非，等等