三態(tài)門在數(shù)字電路上可以說是應(yīng)用的非常廣泛，特別是一些總線上的應(yīng)用，因而，隨著數(shù)字電路的發(fā)展，就避免不了用硬件描述語言在FPGA上來設(shè)計(jì)實(shí)現(xiàn)三態(tài)門。由于最近在玩攝像頭，免不了的要寫I2C協(xié)議，總線操作，就應(yīng)用到了三態(tài)門，所以就在這好好總結(jié)一下三態(tài)門的設(shè)計(jì)實(shí)現(xiàn)及其仿真。

一．三態(tài)門在FPGA上的設(shè)計(jì)實(shí)現(xiàn)

首先我們要明白三態(tài)門的三態(tài)是指其輸出有三種狀態(tài)：高電平（邏輯1）、低電平（邏輯0）和高阻態(tài)（Hi-Z），且三態(tài)門都有個(gè)使能端EN來控制門電路的通斷，其功能模型如圖1-1所示：

?

看著圖1-1，我們一眼就明白其功能的實(shí)現(xiàn)了，在FPGA上用硬件描述語言Verilog來描述就是這幾句語句：
inout Y, //define three-state gate Y in your module
reg A; //intermediate driver registers
wire C; //Enable signal
assign Y = (C == 1’b0) ? A : 1’bz; //C control Y on-off

其實(shí)我們只要搞清楚當(dāng)使能端C為低電平使能時(shí)，數(shù)據(jù)線Y作輸出，其電平信號(hào)由自己內(nèi)部信號(hào)決定，故用中間變量A做存儲(chǔ)接口；當(dāng)使能端C為高電平失能時(shí)，數(shù)據(jù)線作輸入，其電平由外部信號(hào)決定，故為高阻態(tài)。所以，三態(tài)門的控制就在于搞清我們是要讓數(shù)據(jù)線Y作輸入還是作輸出，一句 assign Y = (C == 1’b0) ? A : 1’bz; 即可實(shí)現(xiàn)，作輸出時(shí)，C使能，作輸入時(shí)，C失能。

二．三態(tài)門在FPGA上的仿真

三態(tài)門在FPGA上的設(shè)計(jì)實(shí)現(xiàn)還是比較簡單的，難就難在仿真三態(tài)門的功能。以前也都練習(xí)過三態(tài)門的設(shè)計(jì)，但由于其仿真老是實(shí)現(xiàn)不了，也就作罷了，現(xiàn)如今又用到了三態(tài)門，不得不把仿真弄出來，不然心里過意不去。網(wǎng)上也很多這類的教程，但我認(rèn)為都講得比較含蓄，不夠直白，也可能是我太笨，怎么都沒理解，后面通過自己的反復(fù)練習(xí)思考，終于明白了其中的奧妙。

其實(shí)，三態(tài)門的仿真跟其設(shè)計(jì)是相通的，其測試腳本的編寫剛好和硬件描述設(shè)計(jì)顛倒過來。我們首先要明白，仿真測試腳本的編寫是測試我們?cè)O(shè)計(jì)的電路是否正常工作，說白點(diǎn)就是給我們?cè)O(shè)計(jì)的電路信號(hào)一些相應(yīng)激勵(lì)，設(shè)計(jì)文本里的輸入信號(hào)，如clk，在測試腳本里就變成了輸出，我們要產(chǎn)生clk這個(gè)時(shí)鐘，輸出給予設(shè)計(jì)文本激勵(lì)，才能讓設(shè)計(jì)的電路工作，進(jìn)而測試其是否正常工作?？傊?，一句話，設(shè)計(jì)文本里的輸入在測試腳本里變成輸出，設(shè)計(jì)文本里的輸出在測試腳本里變成輸入。

明白了這個(gè)關(guān)系，我們?cè)賮碚f一下三態(tài)門的仿真，當(dāng)設(shè)計(jì)文本里的數(shù)據(jù)線Y作輸出時(shí)，測試腳本里要讓Y呈高阻態(tài)，因?yàn)閿?shù)據(jù)線Y此時(shí)在測試腳本里輸入，設(shè)計(jì)文本驅(qū)動(dòng)它輸出；同理，當(dāng)設(shè)計(jì)文本里的數(shù)據(jù)線Y作輸入時(shí)，測試腳本里讓Y通過中間變量treg_Y驅(qū)動(dòng)它輸出到設(shè)計(jì)文本里，使其模擬主機(jī)從機(jī)通過單總線的數(shù)據(jù)線Y進(jìn)行通信。

下面給出上篇文章SCCB協(xié)議仿真的測試腳本來示范三態(tài)門測試腳本的編寫，設(shè)計(jì)文本就是主機(jī)，測試腳本就是從機(jī)：

1.首先，我們知道SCCB里的單總線數(shù)據(jù)線是i2c_sdat，在測試腳本里將它定義為線網(wǎng)型，并定義一個(gè)寄存器型信號(hào)treg_i2c_sdat，讓它作中間驅(qū)動(dòng)信號(hào)，驅(qū)動(dòng)i2c_sdat，具體實(shí)現(xiàn)如下面代碼所示：
wire i2c_sdat;
reg treg_i2c_sdat = 1'b0; //treg_i2c_sdat;
// assign statements (if any)
assign i2c_sdat = treg_i2c_sdat; //treg_i2c_sdat;

2.當(dāng)在設(shè)計(jì)文本里，主機(jī)要配置從機(jī)寄存器進(jìn)行SCCB的寫操作時(shí)，測試腳本里應(yīng)將treg_i2c_sdat置為高阻態(tài)，這里測試腳本模擬從機(jī)接收主機(jī)發(fā)送的數(shù)據(jù)，測試腳本里的數(shù)據(jù)線i2c_sdat相對(duì)于設(shè)計(jì)文本作輸入，測試腳本接收設(shè)計(jì)文本發(fā)送的數(shù)據(jù)，具體實(shí)現(xiàn)如下面代碼所示：
//--------------ID_ADD------------
6'd1,6'd2,6'd3,6'd4,6'd5,6'd6,6'd7,6'd8:
begin
i2c_config_start <= 1'b1;
i2c_wr <= 1'b1; //write
i2c_config_data <= {8'haa,8'hf0,8'h55};
treg_i2c_sdat <= 1'bz; //input i2c_sdat
if(i2c_sclk_neg)
state <= state + 1'b1;
end

3.當(dāng)在設(shè)計(jì)文本里，主機(jī)發(fā)送完8bit數(shù)據(jù)后等待從機(jī)應(yīng)答時(shí)，測試腳本里應(yīng)將treg_i2c_sdat置為0，驅(qū)動(dòng)i2c_sdat輸出低電平發(fā)出應(yīng)答，這里測試腳本模擬從機(jī)給主機(jī)發(fā)出應(yīng)答，測試腳本里的數(shù)據(jù)線i2c_sdat相對(duì)于設(shè)計(jì)文本作輸出，測試腳本給設(shè)計(jì)文本發(fā)送應(yīng)答，具體實(shí)現(xiàn)如下面代碼所示：
//-----------------ACK------------------
6'd9: begin
treg_i2c_sdat <= 1'b0; //output ACK
if(i2c_sclk_neg)
state <= state + 1'b1;
end

總體上的仿真設(shè)計(jì)就是這了，可能我說的比較繞，但其中的原理各人認(rèn)真思考清楚吧，具體代碼自己按照我上面的三個(gè)方面模仿組織吧。

最后粘貼一張SCCB協(xié)議的仿真圖，雖然上次已經(jīng)用過了：