本人屬應(yīng)屆畢業(yè)生，進入公司發(fā)現(xiàn)公司用的的fpga幾乎全是xilinx的，幾乎都是是和無線通信有關(guān)。最近工作較忙，一直沒抽出時間好好看看，抱歉，言歸正傳。? 今天晚上抽出時間仔細分析了下板子，對照原理圖，了解了板子每塊芯片的作用，比如CDCE913就為一塊可編程時鐘合成器，CP2102為USB轉(zhuǎn)串口芯片，DP83848J以太網(wǎng)收發(fā)器，TPS65708為TI的電源管理模塊等等?？傮w來看這塊板子功能還是很強大的，但是我覺得能夠把板子的每個相應(yīng)的芯片發(fā)揮或者使用的得心應(yīng)手還是需要一定時間的。
?? 為了更快的對它有初步的了解，由于打開板子的時候流水燈在運行，所以我決定首先寫個簡單的led流水燈實驗，一般來說開發(fā)環(huán)境無外乎新建工程（注意項目文件名不要用中文，開頭不要用數(shù)字），選擇器件，建立源文件（verilog），寫程序，檢查語法錯誤，仿真，分配引腳，下載，運行。
verilog簡單led程序如下
module STREAM_LED?(??SYSCLK,?RST_B,?LED_DATA?);?input??SYSCLK;??
input??RST_B;??
output?[9:0]?LED_DATA;?//LED data output.
wire??SYSCLK;wire??RST_B;
reg?[9:0]?LED_DATA;
reg?[20:0]?TIME_CNT;?
reg?[9:0]?LED_DATA_N;?
wire?[20:0]?TIME_CNT_N;?
always @(negedge RST_B or negedge SYSCLK)begin? if(!RST_B)??? TIME_CNT <= 21'b0;? else??? TIME_CNT <= TIME_CNT_N;end
assign TIME_CNT_N = TIME_CNT + 21'b1;
always @(negedge RST_B or negedge SYSCLK)begin? if(!RST_B)??? LED_DATA <= 10'b11_1111_1110;? else??? LED_DATA <= LED_DATA_N;end
always @ (*)begin? if((LED_DATA == 10'b01_1111_1111) && (TIME_CNT == 24'h0))??? LED_DATA_N?? = 10'b11_1111_1110;? else if(TIME_CNT == 24'h0)??? LED_DATA_N?? = {LED_DATA[8:0] , 1'h1};? else??? LED_DATA_N?? = LED_DATA;end???
endmodule

?