今天解決了一個(gè)很基礎(chǔ)的問題
在論壇里看到有人提問如下代碼報(bào)錯(cuò)：
define plus 3'd0
`define minus 3'd1
`define band 3'd2
`define bor 3'd3
`define unegate 3'd4
module alu(opcode,out,a,b);
input[2:0]opcode;
input [7:0]a,b;
output[7:0]out;
reg[7:0]out;
always@(opcode or a or b)
begin
case(opcode)
plus:out=a+b;
minus:out=a-b;
band:out=a&b;
bor:out=a|b;
unegate:out=~a;
default:out=8'hx;
endcase
end
endmodule
顯示錯(cuò)誤 ：Error (10161): Verilog HDL error at alu.v(14): object "plus" is not declared

首先plus 3'd0這樣的應(yīng)該為3'b0,否則和后面的t[2:0]opcode;位數(shù)無法對應(yīng)
語法沒有什么問題，但是編譯確實(shí)提示錯(cuò)誤
把`define 改成reg或者 parameter肯定沒問題
最后我明白了，`define unegate 4定義的變量，在引用時(shí)也要`plus這樣才行哈哈，原來竟是一個(gè)小小的`符號惹的禍。