本設(shè)計為一個多功能的數(shù)字鐘，具有時、分、秒計數(shù)顯示功能，以24小時的循環(huán)計數(shù)：具有校對功能。本設(shè)計采用EDA技術(shù)，以硬件描述語言VHDL為系統(tǒng)邏輯描述手段設(shè)計文件，在Quartus ?工具軟件下，采用自頂向下的設(shè)計方式，由各個基本模塊共同構(gòu)建了一個基本FPGA的數(shù)字鐘。

　　系統(tǒng)主芯片采用EP2C70F896C6，有時鐘模塊、控制模塊、計時模塊、數(shù)據(jù)譯碼模塊、顯示以及報時模塊組成。經(jīng)編譯和仿真所設(shè)計的程序，在可編程邏輯器件上下載驗證，本系統(tǒng)能夠完成時、分、秒的分別顯示，由按鍵輸入進(jìn)行數(shù)字鐘的校時、清零、啟停功能。

　　隨著電子技術(shù)的發(fā)展，數(shù)字電路朝著速度快、容量大、體積小、重量輕的方向發(fā)展。人們對時間計量的精度要求越來越高，鐘表的數(shù)字化給人們生產(chǎn)生活帶來了極大的方便。數(shù)字鐘是一種用數(shù)字電路技術(shù)實現(xiàn)時、分、秒計時的裝置，與機(jī)械式時鐘相比具有更高的準(zhǔn)確性和直觀性，且無機(jī)械裝置，具有更更長的使用壽命，因此得到了廣泛的使用。

　　本次設(shè)計以數(shù)字電子為主，實現(xiàn)對時、分、秒數(shù)字顯示的計時裝置，周期為24小時，顯示滿刻度為23時59分59秒，并具有校時功能和報時功能的數(shù)字電子鐘。課程設(shè)計所采用的開發(fā)平臺：Quartus II是可編程片上系統(tǒng)的綜合性設(shè)計環(huán)境，它支持CPLD和FPGA器件的開發(fā)。FPGA （Field Programmable Gate Array）現(xiàn)場可編程門陣列，內(nèi)部主要由許多可編程邏輯模塊組成，靠縱橫交錯的分布式可編程互連線連接起來，可構(gòu)成極其復(fù)雜的邏輯電路。本次課程設(shè)計所采用的FPGA芯片 Cyclone II系列的EP2C70F896C6。 2.2工作原理及系統(tǒng)框圖

　　利用數(shù)字電子技術(shù)、EDA設(shè)計方法、FPGA等技術(shù)，設(shè)計、仿真并實現(xiàn)一個基于FPGA的數(shù)字電子時鐘基本功能，其基本組成框圖如圖1所示，振蕩器采用ALTERA的DE2-70實驗板的50MHz輸出，分頻器將50MHz的方波進(jìn)行分頻進(jìn)而得到1Hz的標(biāo)準(zhǔn)秒脈沖，時、分、秒計時模塊分別由二十四進(jìn)制時計數(shù)器、六十進(jìn)制分計數(shù)器和六十進(jìn)制秒計數(shù)器完成，校時模塊完成時和分的校正。電子時鐘擴(kuò)展功能為倒計時流水燈。數(shù)字電子鐘的電路組成框圖片如下圖：

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　1.數(shù)字鐘電路系統(tǒng)由主體電路和擴(kuò)展電路兩大部分所組成。

　　2. 數(shù)字電子時鐘電路具有時、分、秒計時，秒計數(shù)器計滿60后向分計數(shù)器進(jìn)位，分計數(shù)器計滿60后向小時計數(shù)器進(jìn)位，小時計數(shù)器按照“24進(jìn)制”規(guī)律計數(shù)。

　　3. 準(zhǔn)確計時，以數(shù)字形式顯示時、分、秒的時間，計數(shù)器的輸出經(jīng)譯碼器送顯示器。

　　4. 具有分、時校正功能，校正輸入脈沖頻率為1Hz 5. 復(fù)位功能，時、分、秒計時清零。

　　6.擴(kuò)展功能為：具有仿廣播電臺整點報時的功能，即每逢59分51秒、52秒、53秒、54秒、55秒及57秒，LED綠燈依此點亮，59分59秒時，LED紅燈亮，形成倒計時流水燈報時。

　　三．軟件方案

　　3.1 程序流程圖

　　3.1.1 24進(jìn)制

　　小時采用24進(jìn)制計時，當(dāng)CP↑，EN和nCR為高電平時計數(shù)，計數(shù)范圍為［0，23］，使能信號EN等于0時，計時器保持。當(dāng)高位大于2或高位等于2且低位大于3時，計時器清零，否則繼續(xù)計時。流程圖見下圖。

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　　3.1.2 10進(jìn)制流程圖

　　當(dāng)CP↑，EN和nCR為高電平時計數(shù)，計數(shù)范圍為［0，9］，使能信號EN等于0時，計時器保持。當(dāng)計時到9的時候，計時器清零，否則繼續(xù)計時。流程圖見下圖。

　　3.1.3 6進(jìn)制

　　當(dāng)CP↑，EN和nCR為高電平時計數(shù)，計數(shù)范圍為［0，5］，使能信號EN等于0時，計時器保持。當(dāng)計時到5的時候，計時器清零，否則繼續(xù)計時。流程圖見下圖。
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　　3.1.7 總流程圖

　　圖22 總流程圖

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　　4.3分析運(yùn)行結(jié)果

　　4.3.1 設(shè)計總結(jié)

　　本次大型作業(yè)我們所研究的課題是基于FPGA的數(shù)字電子時鐘的設(shè)計與實現(xiàn)。時鐘設(shè)計的方法是通過計時模塊、分頻模塊、校時模塊、譯碼顯示模塊和倒計時報時模塊來構(gòu)成該電子時鐘。計時模塊為時分秒計時，采用24進(jìn)制計時。因此該模塊中調(diào)用了24進(jìn)制和60進(jìn)制兩個程序，其中60進(jìn)制采用的是調(diào)用6進(jìn)制和10進(jìn)制的方法來實現(xiàn)。

　　分頻模塊輸入一頻率為50MHz的信號，經(jīng)過四次10^2分頻，將信號逐次分為500KHz、5KHz、50Hz直至0.5Hz。計時模塊就由分頻器分頻出來的標(biāo)準(zhǔn)秒脈沖進(jìn)行計時，時、分、秒計時模塊分別由二十四進(jìn)制時計數(shù)器、六十進(jìn)制分計數(shù)器和六十進(jìn)制秒計數(shù)器完成，校時模塊完成時和分的校正。我們還進(jìn)行了擴(kuò)展功能設(shè)計——倒計時流水燈功能，從59分55秒至59分59秒，每秒亮一盞燈報時，55秒至58秒，依此亮綠燈，59秒亮紅燈。