近10年來，當(dāng)集成電路進(jìn)入亞微米階段，當(dāng)人們享受到摩爾定律帶來的好處時(shí)， 一朵烏云，一直籠罩在集成電路業(yè)界的上空，就是越來越嚴(yán)重的跑冒滴漏現(xiàn)象。 作為集成電路的最基本組成單元，晶體管，當(dāng)尺寸越來越小的時(shí)候，漏電缺越來越嚴(yán)重，不僅傳統(tǒng)漏電的地方漏，本來不該漏電的地方也開始從涓涓細(xì)流滿滿發(fā)展成波濤洶涌。 就像上圖的那個(gè)漏水的水龍頭。

剛開始，漏水的地方主要是出水口和進(jìn)水口直接的部分， 因?yàn)樗髦饕谶@里流動(dòng)。 慢慢地，水龍頭越來做越小，人們發(fā)現(xiàn)，主要的漏水的地方從原來的進(jìn)水口和出水口出，移到了中間用來擰緊水龍頭的部分。哪怕你不經(jīng)常開關(guān)水龍頭，可這個(gè)地方會持續(xù)不斷地滲水。 如果拆開水龍頭來看，出毛病的地方通常是一個(gè)橡膠作的皮墊。水龍頭尺寸做小了以后，皮墊的尺寸跟著縮小，以至于太薄，水直接從皮墊滲出。 就像這張圖：

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多墊皮墊解決漏水問題

皮墊太薄導(dǎo)致漏水解決辦法是什么？簡單，多墊幾層皮墊，一層不夠兩層，兩層不夠三層。 這樣，中間漏水的問題就可以暫時(shí)解決了。

用來進(jìn)行柵極絕緣的絕緣層，一般是用二氧化硅做的，相當(dāng)于水龍頭中的皮墊， 通常只需要一層。 但是，賽靈思的Virtex-2, 用了兩層氧化物。從90nm開始賽靈思的Virtex-4，65nm Virtex-5，40nm Virtex-6，都采用了三重氧化物柵極的工藝，降低漏電流，從而達(dá)到降低靜態(tài)功耗的目的， 三重氧化物柵極長得是這個(gè)樣子滴：

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當(dāng)然，皮墊墊多了，跑冒滴漏解決了一些，可是開關(guān)起來肯定不夠靈活，因此，這種工藝只是在非關(guān)鍵區(qū)域使用，比如用于配置FPGA的地方。 真正需要高速的區(qū)域，還是采用一層氧化物工藝。 因此 Virtex-2, 4,5, 6 盡管在降低功耗上做得很出色，可和精心設(shè)計(jì)的ASIC比，仍然有差距。 畢竟那么多閑置的資源在那里，每個(gè)跑冒滴漏一點(diǎn)，數(shù)千萬個(gè)加到一起，就不是小數(shù)字。

賽靈思的競爭對手沒有用三重氧化物這個(gè)方法，而是用統(tǒng)一抬高襯底電壓的方法，降低柵和襯底的電壓。此方法投機(jī)取巧，就像水龍頭漏水了，就把總閘關(guān)小一點(diǎn)，這樣，漏水雖然看上去小了，可是你想用水的時(shí)候，流出水的速度也大大降低。體現(xiàn)在性能上，就是所有的管子速度降低。

皮墊太薄了換特氟龍

當(dāng)集成電路進(jìn)入28nm節(jié)點(diǎn)的時(shí)候，尺寸實(shí)在是太小了，柵極已經(jīng)薄到只剩幾個(gè)原子的厚度，就算是弄上3層，仍然嫌薄， 因此，要另辟蹊徑。

水龍頭解決這個(gè)問題的辦法仍然很簡單：不用皮墊了，咱換個(gè)高防水性的材料，很薄的一層，但就是很管用，比如特氟隆什么的。果然問題圓滿解決。

可是問題又來了，特氟隆和龍頭中間的鐵旋鈕連接不太好，怎么辦？干脆，吧中間的鐵旋鈕換成銅的，就解決了。 銅本身比較致密，防水性本來就好，加上特氟隆，效果果然棒極了。

在集成電路中，剛才用水龍頭作比喻的高防水性，對應(yīng)的就是介電常數(shù)K，高介電常數(shù)，就是所謂的高K，HIGH-K，金屬柵極，即是metal gate, 合起來，就是HKMG. 這樣，HIGH-K材料+金屬柵極， 就完全取代了二氧化硅氧化物+多晶硅柵極。用水龍頭作比方，就是特氟隆皮墊加銅旋鈕。

這個(gè)改變可不得了，革命性的，令人頭痛的柵極漏電一下子減少了100倍。要知道，這個(gè)柵極漏電乘以晶體管數(shù)目永遠(yuǎn)是個(gè)很大的數(shù)，是靜態(tài)功耗的重要組成部分。 這部分的漏電如果減少了100倍，28nm FPGA的容量雖然翻倍了，仍然可以做到功耗減半。

HIGH-K的比較圖：

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TSMC的艱難研發(fā)

HIGH-K這個(gè)工藝， INTEL早在45nm這個(gè)節(jié)點(diǎn)就搞定并采用了， TSMC雖然在芯片代工領(lǐng)域一直做得不錯(cuò)，可比起INTEL，還是差那么一點(diǎn)點(diǎn)。 因此TSMC放棄了在45nm這個(gè)節(jié)電采用HIGH-K工藝，也使得在這個(gè)節(jié)點(diǎn)上，甚至沒有掌握三層氧化物這樣方法的公司被靜態(tài)功耗奇大無比的某款芯片折磨得抓狂，良率一直無法提高。

盡管如此，TSMC堅(jiān)持在HIGH-K工藝上的投入，使得它在與其他芯片代工廠在28nm節(jié)點(diǎn)的爭奪中，開始占據(jù)先機(jī)。

可編程勢在必行

在28nm節(jié)點(diǎn)，由于尺寸的進(jìn)一步縮小，使得需要維持開關(guān)的核心電壓降低，會降低動(dòng)態(tài)功耗，這是天大的好事，再加上HIGH-K的對柵極靜態(tài)漏電革命性的減少，使得FPGA 目前的短板 “功耗“，與ASIC相比，有了質(zhì)的提高， 因此，可以預(yù)計(jì)，2012年以后，F(xiàn)PGA大行其道，成為電子設(shè)計(jì)的絕對主流, 實(shí)現(xiàn)賽靈思提出的“可編程勢在必行“的目標(biāo)并不僅僅是市場炒作。

學(xué)術(shù)化語言的版本

喜歡進(jìn)一步深入研究的，請參閱本文的學(xué)術(shù)化語言版本，如下：

半導(dǎo)體工藝不斷細(xì)化的一個(gè)顯著好處是芯片的動(dòng)態(tài)功耗不斷下降。因?yàn)榭梢圆捎酶偷墓ぷ麟妷?，此外更小的尺寸有助于減小芯片內(nèi)部分布電容。但在另一方面，由于 晶體管體積的縮小，包括門極（柵極）泄漏電流以及源-漏泄漏電流在內(nèi)的靜態(tài)泄漏卻在逐漸增加，因此帶來的功耗成了一大頑疾。門極泄漏就是電子穿過阻止其運(yùn) 動(dòng)的絕緣層產(chǎn)生的泄漏電流。而在晶體管處于關(guān)斷狀態(tài)時(shí)，仍會有少量電子從源極向漏極流動(dòng)，這就是源-漏泄漏。早在2004年，Intel發(fā)現(xiàn)因靜態(tài)泄漏導(dǎo) 致的功耗已占到芯片總功耗的25%。進(jìn)入65nm之后，隨著管子體積的縮小，標(biāo)準(zhǔn)薄氧化層晶體管的靜態(tài)泄漏急劇增大。為了同時(shí)實(shí)現(xiàn)高密度和低漏電流，業(yè)界 各方面都在不懈努力研究各種減少泄漏電流的方法。一種稱為三重門極氧化層(triple-oxide)技術(shù)的工藝通過有選擇地增加門極氧化層厚度來減少泄 漏電流，同時(shí)又不犧牲性能。盡管這三重門極氧化層仍很薄，但這些晶體管的確展現(xiàn)出比標(biāo)準(zhǔn)薄氧化層晶體管更低的漏電流。Intel公司則推出了針對45nm 技術(shù)的HK+MG晶體管。所謂HK（High-K）就是采用相對二氧化硅而言具有很高絕緣常數(shù)的材料，它可在晶體管的門極和通道間產(chǎn)生一個(gè)強(qiáng)大的場效應(yīng)， 并呈現(xiàn)出很高的電子絕緣特性。采用金屬門MG (Metal Gate)還能增強(qiáng)門的場效應(yīng)。因此，HK+MG組合有助于顯著減少漏電流，增加門電容和驅(qū)動(dòng)電流。

賽靈思可編程平臺開發(fā)全球高級副總裁 Victor Peng 指出：“在 28 納米這個(gè)節(jié)點(diǎn)上，靜態(tài)功耗是器件總功耗的重要組成部分，有時(shí)甚至是決定性的因素。由于提高可用系統(tǒng)性能和功能的關(guān)鍵在于控制功耗，因此為了實(shí)現(xiàn)最高功效，首先必須選用適合的工藝技術(shù)。我們選擇了***半導(dǎo)體制造有限公司 (TSMC)和三星(Samsung)的高介電層/金屬閘 (high-k metal gate)高性能低功耗工藝技術(shù)，以使新一代 FPGA 能最大限度地降低靜態(tài)功耗，確保發(fā)揮28 納米技術(shù)所帶來的最佳性能和功能優(yōu)勢?！?/p>

與標(biāo)準(zhǔn)的高性能工藝技術(shù)相比，高性能低功耗工藝技術(shù)使得 FPGA 的靜態(tài)功耗降低了 50%，較低的靜態(tài)功耗可讓賽靈思向客戶交付業(yè)界功耗最低的 FPGA，且比前代器件的總功耗減少 50%。同時(shí)，新一代開發(fā)工具通過創(chuàng)新時(shí)鐘管理技術(shù)可將動(dòng)態(tài)功耗降低 20%，而對賽靈思業(yè)界領(lǐng)先的部分重配置技術(shù)的增強(qiáng)，將幫助設(shè)計(jì)人員進(jìn)一步降低33%的功耗和系統(tǒng)成本。