本文轉(zhuǎn)載自：coldnew's blog

在進(jìn)入到這種混搭 ARM/FPGA 的開發(fā)板的世界之前，很多人都是從純粹的 FPGA 開發(fā)板玩起，因此也讓我們看看如何僅透過可程序邏輯(Programmable Logic, PL) 來對(duì) Zybo board 上面的 LED 進(jìn)行閃爍控制。

本文將采用業(yè)界比較常用的 Verilog 進(jìn)行示范。

開發(fā)目標(biāo)
我們要透過純粹的可程序邏輯(Programmable Logic, PL) 去控制 LED，也就是說，我們只寫硬件描述語言 Verilog 來控制 Zybo board 上面的 LED，讓他依照我們?cè)O(shè)定的頻率進(jìn)行閃爍/亮滅。

根據(jù) ZYBO FPGA Board Reference Manual 上面的信息，我們想要控制的這四個(gè)在板子上的 LED 都是位于可程序邏輯區(qū)(Programmable Logic, PL)可以碰觸到的地方，如果你想要透過 Zynq 去對(duì)這些 LED 進(jìn)行控制，你就會(huì)需要透過 AXI GPIO 的幫助，就像這樣:

關(guān)于如何在 Zynq 下面控制這幾個(gè) LED，這部份我們將下一篇文章再來提及。

建立我們的項(xiàng)目

我們首先當(dāng)然是建立我們的項(xiàng)目了，在進(jìn)行這一步前，請(qǐng)先確定你有按照 讓 Vivado 有 Zybo Board 的配置文件 一文所說，將 Zybo board 的設(shè)計(jì)導(dǎo)入。

啟動(dòng)了 Vivado 后，點(diǎn)選 Create Project 。

接下來指定好你的項(xiàng)目名稱與路徑

選擇 RTL Project

在開發(fā)板選項(xiàng)中，選擇 Zybo Board

完成項(xiàng)目建立

撰寫程序
在項(xiàng)目建立完后，接下來就是添加并撰寫我們的 Verilog 程序，點(diǎn)選 Project Manager -> Add sources 來增加檔案

由于我們要增加的是可程序邏輯的設(shè)計(jì)檔，因此選擇 Add or create design sources

選擇 Create File 去建立 top.v 這個(gè)檔案，這也同時(shí)是我們的主程序

建立好 top.v 后，點(diǎn)選它來進(jìn)行編輯

top.v
在我們的主程序 top.v 中，我們定義了一組緩存器用來存放當(dāng)前計(jì)數(shù)的狀態(tài)，每計(jì)數(shù) 125 百萬次后，就讓 led 緩存器的數(shù)值增加，反之則是讓計(jì)數(shù)器的內(nèi)容增加。

選擇計(jì)數(shù) 125 百萬次的原因，在于我們會(huì)把 clk 這個(gè)輸入，連結(jié)到 125M Hz 的頻率輸入，這個(gè)頻率是由 50M Hz 的石英振蕩器經(jīng)過 Ethernet PHY 后所產(chǎn)生的

也就是說，由于我們的頻率輸入將會(huì)設(shè)定為 125 MHz，因此讓計(jì)數(shù)器計(jì)數(shù) 125 百萬次后調(diào)整 LED 緩存器的信息，相當(dāng)于 每 1 秒 修改一次 LED 緩存器的內(nèi)容

我們的 top.v 程序如下
`timescale 1ns / 1ps

module top(output [3:0] led,
input clk);

reg [3:0] led;
reg [26:0] counter;

always @(posedge clk) begin
if (counter == 27'd1250000000) begin
led <= led + 1;
counter <= 0;
end
else begin
counter <= counter +1;
end
end

endmodule

加入 Constraints
我們撰寫好了 Verilog 模塊 top.v，接下來就是要讓這模塊的 I/O 和 Zybo board 的腳位對(duì)應(yīng)到，我們先連結(jié)到Zybo Resource Center 去下載 Master XDC 檔案。