采用高級語言如C、C++、Matlab對系統(tǒng)建模是ESL設(shè)計(jì)理念的特征之一，將其稱之為高層次綜合。高層次綜合跨越硬件領(lǐng)域和軟件領(lǐng)域。對硬件工程師而言，它可以使硬件工程師工作在有別于傳統(tǒng)RTL的抽象度更高的C語言層面上，加速算法開發(fā)；對軟件工程師而言，它可以使軟件工程師將計(jì)算密集型算法采用有別于傳統(tǒng)CPU處理器的FPGA上實(shí)現(xiàn)。高層次綜合可以使工程師在C語言層面上同時(shí)進(jìn)行算法開發(fā)和算法驗(yàn)證。

Xilinx提供了另一工具Vivado HLS（Vivado High Level Synthesis），用于將C/C++/SystemC函數(shù)轉(zhuǎn)換為HDL代碼。其輸入為待綜合的C文件、C測試文件和綜合指令，其中綜合指令可在圖形界面下設(shè)置，目的是指導(dǎo)Vivado HLS對特定對象如數(shù)組、for循環(huán)等如何處理，例如將數(shù)組映射為雙端口RAM還是FIFO，將for循環(huán)展開還是折疊。其輸出為經(jīng)驗(yàn)證的RTL代碼和HDL測試文件。其中HDL測試文件用于C/RTL協(xié)同仿真。這里C測試文件是必需的，一方面用于驗(yàn)證C算法功能是否正確；另一方面用于生成HDL測試文件以進(jìn)行C/RTL的協(xié)同仿真。Vivado HLS文件構(gòu)成如圖2.15所示。

圖2.15 Vivado HLS文件構(gòu)成

Vivado HLS對C代碼的轉(zhuǎn)換過程可分為時(shí)序安排（Scheduling）、資源規(guī)劃（Binding）和控制邏輯提?。–ontrol Logic Extraction）三個(gè)階段[4]。其中時(shí)序安排用于決定每個(gè)時(shí)鐘周期所執(zhí)行的操作；資源規(guī)劃用于決定這些操作選用FPGA中的何種資源實(shí)現(xiàn)；控制邏輯提取用于產(chǎn)生有限狀態(tài)機(jī)（Finite State Machine，F(xiàn)SM），以控制數(shù)據(jù)路徑的操作順序，如圖2.16所示。

圖2.16 Vivado HLS工作原理

基于Vivado HLS的高層次綜合設(shè)計(jì)流程如圖2.17所示。C仿真用于對C語言描述的算法函數(shù)進(jìn)行功能驗(yàn)證，生成的文件存放在csim文件夾中；C綜合用于完成C函數(shù)到RTL代碼的轉(zhuǎn)換，生成的文件存放在syn文件夾中；C/RTL協(xié)同仿真用于對生成的RTL代碼進(jìn)行功能驗(yàn)證，生成的文件存放在sim文件夾中；最終導(dǎo)出RTL結(jié)果存放在impl文件夾中。

圖2.17 基于Vivado HLS的高層次綜合設(shè)計(jì)流程

Vivado HLS最終導(dǎo)出的RTL結(jié)果如圖2.18所示，可以是HDL代碼或綜合后的DCP，便于直接添加到Vivado工程中；可以是封裝好的IP，從而可在Vivado IP Integrator中調(diào)用或在Vivado工程中直接調(diào)用；可以是SysGen模型，從而可在SysGen中調(diào)用。

圖2.18 Vivado HLS導(dǎo)出結(jié)果

本書圍繞Xilinx新一代28nm工藝芯片7系列FPGA，結(jié)合Xilinx新一代開發(fā)工具Vivado以及針對算法開發(fā)的Vivado HLS和System Generator，講解了數(shù)字信號處理中的經(jīng)典算法在FPGA上的實(shí)現(xiàn)方法。第2版保持了第1版的主題――如何將理論算法轉(zhuǎn)化為工程實(shí)現(xiàn)，新增了算法的Matlab代碼描述；增加了部分算法的System Generator模型。 講解了FPGA實(shí)現(xiàn)時(shí)的一些細(xì)節(jié)問題如復(fù)位、跨時(shí)鐘域設(shè)計(jì)等。
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