1. OFFSET約束的寫法

Offset 約束定義了外部時(shí)鐘pad和與之相關(guān)的輸入、輸出pad之間的相對(duì)關(guān)系。這是一個(gè)基礎(chǔ)的時(shí)序約束。Offset定義的是外部之間的關(guān)系，不能用在內(nèi)部信號(hào)上。

OFFSET約束寫起來還是比較簡單的，如

OFFSET = {IN|OUT} offset_time [units] {BEFORE|AFTER} clk_name [TIMEGRP group_name];

offset_time: 捕獲時(shí)鐘沿和數(shù)據(jù)起始時(shí)間之差，默認(rèn)單位為ns，可以定義為ns、ps等

BEFORE|AFTER：和本意類似

clk_name： 輸入clock pad net 的層次化全稱

offset_time 寫多少取決于數(shù)據(jù)之間所需要的相對(duì)關(guān)系，另外，弄懂XST是如何分析時(shí)序關(guān)系也是十分重要的。

2. OFFSET IN 分析

下面的式子是UG612中指出的時(shí)序要求需要滿足的關(guān)系，看著可能不是太明白，但是結(jié)合例子分析就容易理解了。下面的式子給出的要求是Toffset_IN_BEFORE - (TData + TSetup - TClock) > 0 ，實(shí)際上就對(duì)應(yīng)著slack 大于0 。 具體表述如下（分別為建立時(shí)間和保持時(shí)間要求）

TData + TSetup - TClock <= Toffset_IN_BEFORE
where
TSetup = Intrinsic Flip Flop setup time
TClock = Total Clock path delay to the Flip Flop
TData = Total Data path delay from the Flip Flop
Toffset_IN_BEFORE = Overall Setup Requirement

TClock - TData + Thold <= Toffset_IN_BEFORE_VALID
where
Thold = Intrinsic Flip Flop hold time
TClock = Total Clock path delay to the Flip Flop
TData = Total Data path delay from the Flip Flop
Toffset_IN_BEFORE_VALID = Overall Hold Requirement

文檔中還提到了Hold time的需求，建立時(shí)間和保持時(shí)間在上文有介紹。UG612這里是個(gè)大坑，給出了這個(gè)式子之后就再也沒有討論過hold time了。之前的WP327（WP327部分內(nèi)容錯(cuò)誤，UG612有修正）倒是提到了這一點(diǎn)

“The OFFSET IN requirement value is used as a setup time requirement of the FPGA during the setup time analysis. The VALID keyword is used in conjunction with the requirement to create a hold-time requirement during a hold-time analysis. The VALID keyword specifies the duration of the incoming data valid window, and the timing analysis tools perform a hold-time analysis. By default, the VALID value is equal to the OFFSET time requirement, which specifies a zero hold-time requirement. See Figure 6."

這一段介紹了hold time 的處理方法。如果指定了數(shù)據(jù)的VALID 時(shí)間，那么hold time 的requirement 是確定的，這樣能夠進(jìn)行具體的分析；如果沒有確定，那么默認(rèn)認(rèn)為hold-time 的requirement 是0 。

3.OFFSET IN 舉例

Simple Example

Slack: -0.191ns (requirement - (data path - clock path - clock arrival + uncertainty))
Source: reset (PAD)
Destination: my_oddrA_ODDR_inst/FF0 (FF)
Destination Clock: clock0_ddr_bufg rising at 0.000ns
Requirement: 3.000ns
Data Path Delay: 2.784ns (Levels of Logic = 1)
Clock Path Delay: -0.168ns (Levels of Logic = 3)
Clock Uncertainty: 0.239ns

上面的例子首先告訴我們，OFFSET_IN約束是3ns，也就是說對(duì)于輸入數(shù)據(jù)在采樣時(shí)鐘沿前3ns有效。那么在觸發(fā)器上能否正確采樣取決于：觸發(fā)器采樣時(shí)鐘延遲了-0.168，故多提前了-0.168ns；data path delay是2.784，故數(shù)據(jù)延遲2.784；源、目的端時(shí)鐘關(guān)系為0，不變；不確定性帶來壞的影響，有

slack = 3 + （-0.168） -2.784 - 0.239 +0；

Phase-Shifted Example

Slack: 2.309ns (requirement - (data path - clock path - clock arrival + uncertainty))
Source: reset (PAD)
Destination: my_oddrA_ODDR_inst/FF0 (FF)
Destination Clock: clock90_bufg rising at 2.500ns
Requirement: 3.000ns
Data Path Delay: 2.784ns (Levels of Logic = 1)
Clock Path Delay: -0.168ns (Levels of Logic = 3)
Clock Uncertainty: 0.239ns

分析過程類似，不過我們注意到在定義的時(shí)候，相對(duì)值是clock，但是觸發(fā)器采樣的時(shí)鐘是clk90（Destination）。這也就意味著我們多了一個(gè)clock arrival time，這個(gè)值是2.5ns。其余和上面的例子是一樣的。

那么回到之前的式子Toffset_IN_BEFORE - (TData + TSetup - TClock) > 0 ；分析報(bào)告中的requirement 實(shí)際上就是Toffset_IN_BEFORE，data path包括了TData 和 TSetup，TClock實(shí)際上就是clock arrival 和clock path delay。這個(gè)式子是沒有考慮到clock uncertainty 的。

在結(jié)束這一節(jié)之前，還要提及一個(gè)很奇怪的，不知道為何要存在的概念。之前沒有特別說明，對(duì)于OFFSET IN約束來說，寫法大抵是

OFFSET = IN 3ns BEFORE clock;

采用before是很自然的，因?yàn)槲覀円恢痹诜治鼋r(shí)間，建立時(shí)間就是恰恰是采樣沿之前。OFFSET IN還可以這樣寫，即（不明白為什么要有這個(gè)樣子的寫法）

OFFSET = IN 2 ns AFTER clock_pad

此時(shí)對(duì)應(yīng)的需要滿足的條件是

TData + TSetup - TClock <= TPeriod - Toffset_IN_AFTER
where
TSetup = Intrinsic Flip Flop setup time
TClock = Total Clock path delay to the Flip Flop
TData = Total Data path delay from the Flip Flop
TPeriod = Single Cycle PERIOD Requirement
Toffset_IN_AFTER = Overall Setup Requirement

4. OFFSET OUT 分析

OFFSET OUT 約束是FPGA到下游的器件的時(shí)鐘、數(shù)據(jù)之間的相對(duì)關(guān)系，具體可以用下圖來表示。具體約束要求，下游器件接收到的數(shù)據(jù)會(huì)在時(shí)鐘沿之后多久之內(nèi)到達(dá)。那么，根據(jù)這一幅圖可以得出Clock to Out = clock_delay + clock_to_out + data_delay + clock_arrival。這是因?yàn)镕PGA內(nèi)部的觸發(fā)器的時(shí)鐘延遲了clock path，同時(shí)由于觸發(fā)器的觸發(fā)時(shí)間，F(xiàn)PGA觸發(fā)器輸出就延時(shí)了clock_delay+clock_to_out時(shí)間，同時(shí)數(shù)據(jù)還有延遲。另，圖中給出的是一種情況，這種情況下clock_arrival = 0，最后的結(jié)果還需要加上clock_arrival.

根據(jù)這一相對(duì)關(guān)系，可以得出FPGA時(shí)序需要滿足的關(guān)系

TQ + TData2Out + TClock <= Toffset_OUT_AFTER
where
TQ = Intrinsic Flip Flop Clock to Out
TClock = Total Clock path delay to the Flip Flop
TData2Out = Total Data path delay from the Flip Flop
Toffset_OUT_AFTER = Overall Clock to Out Requirement

具體的分析和OFFSET IN的類似，這里不再重復(fù)，同樣給出幾個(gè)例子。

例子分析

Simple Example

Slack: -0.865ns (requirement - (clock arrival + clock path + data path + uncertainty))
Source: OutD_7 (FF)
Destination: OutD<7> (PAD)
Source Clock: clock3_std_bufg rising at 0.000ns
Requirement: 3.000ns
Data Path Delay: 3.405ns (Levels of Logic = 1)
Clock Path Delay: 0.280ns (Levels of Logic = 3)
Clock Uncertainty: 0.180ns