簡介

I2C（Inter-integrated Circuit）總線支持設(shè)備之間的短距離通信，用于處理器和一些外圍設(shè)備之間的接口，它只需要兩根信號線來完成信息交換。I2C最早是飛利浦在1982年開發(fā)設(shè)計并用于自己的芯片上，一開始只允許100kHz、7-bit標(biāo)準(zhǔn)地址。1992年，I2C的第一個公共規(guī)范發(fā)行，增加了400kHz的快速模式以及10-bit擴展地址。在I2C的基礎(chǔ)上，1995年Intel提出了“System Management Bus” （SMBus），用于低速設(shè)備通信，SMBus 把時鐘頻率限制在10kHz~100kHz，但I2C可以支持0kHz~5MHz的設(shè)備：普通模式（100kHz即100kbps）、快速模式（400kHz）、快速模式+（1MHz）、高速模式（3.4MHz）和超高速模式（5MHz）。

與串行端口、SPI對比

串行端口

串行端口是異步的（不傳輸時鐘相關(guān)數(shù)據(jù)），兩個設(shè)備在使用串口通信時，必須先約定一個數(shù)據(jù)傳輸速率，并且這兩個設(shè)備各自的時鐘頻率必須與這個速率保持相近，某一方的時鐘頻率相差很大都會導(dǎo)致數(shù)據(jù)傳輸混亂。

異步串行端口在每個數(shù)據(jù)幀中都要插入至少一個起始位和一個終止位，意味著每傳輸8bits的數(shù)據(jù)實際要花費10bits的傳輸時間，從而降低了數(shù)據(jù)傳輸速率。

另一個問題是異步串行端口的設(shè)計就是針對兩個設(shè)備之間通信的，那么如果有多個設(shè)備連接到一個串口上，就必須解決信號碰撞的問題（bus contention），通常要通過額外硬件來完成。

最后就是數(shù)據(jù)傳輸速率，異步串行通信并沒有一個理論上的速率限制，大部分UART設(shè)備只支持一些特定的波特率，最高通常在230400bps左右。

SPI

SPI最明顯的缺點就是引腳數(shù)量，使用SPI總線相連的一個master和一個slave需要四根線（MISO/MOSI/SCK/CS），每增加一個slave，就需要在master上增加一個CS引腳。當(dāng)一個master接多個slaves的時候，瘋狂增長的引腳連接是難以忍受的，并且對緊湊的PCB layout是一個挑戰(zhàn)。

SPI總線上只允許有一個master，但可以有任意多個slaves（只受限于總線上設(shè)備的驅(qū)動程序的能力，以及設(shè)備上最多能有多少個CS引腳）。

SPI可以很好的用于高速率全雙工的連接，對一些設(shè)備可支持高達10MHz（10Mbps）的傳輸速率，因此SPI吞吐量大得多。SPI兩端的設(shè)備通常是一個簡單的移位寄存器，讓軟件的實現(xiàn)很簡單。

I2C

I2C最少只需要兩根線，和異步串口類似，但可以支持多個slave設(shè)備。和SPI不同的是，I2C可以支持mul-master系統(tǒng)，允許有多個master并且每個master都可以與所有的slaves通信（master之間不可通過I2C通信，并且每個master只能輪流使用I2C總線）。master是指啟動數(shù)據(jù)傳輸?shù)脑O(shè)備并在總線上生成時鐘信號以驅(qū)動該傳輸，而被尋址的設(shè)備都作為slaves。

I2C的數(shù)據(jù)傳輸速率位于串口和SPI之間，大部分I2C設(shè)備支持100KHz和400KHz模式。使用I2C傳輸數(shù)據(jù)會有一些額外消耗：每發(fā)送8bits數(shù)據(jù)，就需要額外1bit的元數(shù)據(jù)（ACK或NACK）。I2C支持雙向數(shù)據(jù)交換，由于僅有一根數(shù)據(jù)線，故通信是半雙工的。

硬件復(fù)雜度也位于串口和SPI之間，而軟件實現(xiàn)可以相當(dāng)簡單。

I2C協(xié)議

I2C協(xié)議把傳輸?shù)南⒎譃閮煞N類型的幀：

一個地址幀 —— 用于master指明消息發(fā)往哪個slave；

一個或多個數(shù)據(jù)幀 —— 由master發(fā)往slave的數(shù)據(jù)（或由slave發(fā)往master），每一幀是8-bit的數(shù)據(jù)。

注：協(xié)議要求每次放到SDA上的字節(jié)長度必須為8位，并且每個字節(jié)后須跟一個ACK位，在下面會講到。

數(shù)據(jù)在SCL處于低電平時放到SDA上，并在SCL變?yōu)楦唠娖胶筮M行采樣。讀寫數(shù)據(jù)和SCL上升沿之間的時間間隔是由總線上的設(shè)備自己定義的，不同芯片可能有差異。

I2C數(shù)據(jù)傳輸?shù)臅r序圖如下：

開始條件（start condition）：

為了標(biāo)識傳輸正式啟動，master設(shè)備會將SCL置為高電平（當(dāng)總線空閑時，SDA和SCL都處于高電平狀態(tài)），然后將SDA拉低，這樣，所有slave設(shè)備就會知道傳輸即將開始。如果兩個master設(shè)備在同一時刻都希望獲得總線的所有權(quán)，那么誰先將SDA拉低，誰就贏得了總線的控制權(quán)。在整個通信期間，可以存在多個start來開啟每一次新的通信序列（communication sequence），而無需先放棄總線的控制權(quán)，后面會講到這種機制。

地址幀（address frame）：

地址幀總是在一次通信的最開始出現(xiàn)。一個7-bit的地址是從最高位（MSB）開始發(fā)送的，這個地址后面會緊跟1-bit的操作符，1表示讀操作，0表示寫操作。

接下來的一個bit是NACK/ACK，當(dāng)這個幀中前面8bits發(fā)送完后，接收端的設(shè)備獲得SDA控制權(quán)，此時接收設(shè)備應(yīng)該在第9個時鐘脈沖之前回復(fù)一個ACK（將SDA拉低）以表示接收正常，如果接收設(shè)備沒有將SDA拉低，則說明接收設(shè)備可能沒有收到數(shù)據(jù)（如尋址的設(shè)備不存在或設(shè)備忙）或無法解析收到的消息，如果是這樣，則由master來決定如何處理（stop或repeated start condition）。

數(shù)據(jù)幀（data frames）：

在地址幀發(fā)送之后，就可以開始傳輸數(shù)據(jù)了。Master繼續(xù)產(chǎn)生時鐘脈沖，而數(shù)據(jù)則由master（寫操作）或slave（讀操作）放到SDA上。每個數(shù)據(jù)幀8bits，數(shù)據(jù)幀的數(shù)量可以是任意的，直到產(chǎn)生停止條件。每一幀數(shù)據(jù)傳輸（即每8-bit）之后，接收方就需要回復(fù)一個ACK或NACK（寫數(shù)據(jù)時由slave發(fā)送ACK，讀數(shù)據(jù)時由master發(fā)送ACK。當(dāng)master知道自己讀完最后一個byte數(shù)據(jù)時，可發(fā)送NACK然后接stop condition）。

停止條件（stop condition）：

當(dāng)所有數(shù)據(jù)都發(fā)送完成時，master將產(chǎn)生一個停止條件。停止條件定義為：在SDA置于低電平時，將SCL拉高并保持高電平，然后將SDA拉高。

注意，在正常傳輸數(shù)據(jù)過程中，當(dāng)SCL處于高電平時，SDA上的值不應(yīng)該變化，防止意外產(chǎn)生一個停止條件。

重復(fù)開始條件（repeated start condition）：

有時master需要在一次通信中進行多次消息交換（例如與不同的slave傳輸消息，或切換讀寫操作），并且期間不希望被其他master干擾，這時可以使用“重復(fù)開始條件” —— 在一次通信中，master可以產(chǎn)生多次start condition，來完成多次消息交換，最后再產(chǎn)生一個stop condition結(jié)束整個通信過程。由于期間沒有stop condition，因此master一直占用總線，其他master無法切入。

為了產(chǎn)生一個重復(fù)的開始條件，SDA在SCL低電平時拉高，然后SCL拉高。接著master就可以產(chǎn)生一個開始條件繼續(xù)新的消息傳輸（按照正常的7-bit/10-bit地址傳輸時序）。重復(fù)開始條件的傳輸時序如下圖所示：

時鐘拉伸（clock stretching）：

有時候，低速slave可能由于上一個請求還沒處理完，尚無法繼續(xù)接收master的后續(xù)請求，即master的數(shù)據(jù)傳輸速率超過了slave的處理能力。這種情況下，slave可以進行時鐘拉伸來要求master暫停傳輸數(shù)據(jù) —— 通常時鐘都是由master提供的，slave只是在SDA上放數(shù)據(jù)或讀數(shù)據(jù)。而時鐘拉伸則是slave在master釋放SCL后，將SCL主動拉低并保持，此時要求master停止在SCL上產(chǎn)生脈沖以及在SDA上發(fā)送數(shù)據(jù)，直到slave釋放SCL（SCL為高電平）。之后，master便可以繼續(xù)正常的數(shù)據(jù)傳輸了?？梢姇r鐘拉伸實際上是利用了時鐘同步的機制（見下文），只是時鐘由slave產(chǎn)生。

如果系統(tǒng)中存在這種低速slave并且slave實現(xiàn)了clock stretching，則master必須實現(xiàn)為能夠處理這種情況，實際上大部分slave設(shè)備中不包含SCL驅(qū)動器的，因此無法拉伸時鐘。

所以更完整的I2C數(shù)據(jù)傳輸時序圖為：

10-bit地址空間：

上面講到I2C支持10-bit的設(shè)備地址，此時的時序如下圖所示：

在10-bit地址的I2C系統(tǒng)中，需要兩個幀來傳輸slave的地址。第一個幀的前5個bit固定為b11110，后接slave地址的高2位，第8位仍然是R/W位，接著是一個ACK位，由于系統(tǒng)中可能有多個10-bit slave設(shè)備地址的高2bit相同，因此這個ACK可能由多有slave設(shè)備設(shè)置。第二個幀緊接著第一幀發(fā)送，包含slave地址的低8位（7:0），接著該地址的slave回復(fù)一個ACK（或NACK）。

注意，10-bit地址的設(shè)備和7-bit地址的設(shè)備在一個系統(tǒng)中是可以并存的，因為7-bit地址的高5位不可能是b11110。實際上對于7-bit的從設(shè)備地址，合法范圍為b0001XXX-b1110XXX，’X’表示任意值，因此該類型地址最多有112個（其他為保留地址［1］）。

兩個地址幀傳輸完成后，就開始數(shù)據(jù)幀的傳輸了，這和7-bit地址中的數(shù)據(jù)幀傳輸過程相同。

時鐘同步和仲裁

如果兩個master都想在同一條空閑總線上傳輸，此時必須能夠使用某種機制來選擇將總線控制權(quán)交給哪個master，這是通過時鐘同步和仲裁來完成的，而被迫讓出控制權(quán)的master則需要等待總線空閑后再繼續(xù)傳輸。在單一master的系統(tǒng)上無需實現(xiàn)時鐘同步和仲裁。

時鐘同步

時鐘同步是通過I2C接口和SCL之間的線“與”（wired-AND）來完成的，即如果有多個master同時產(chǎn)生時鐘，那么只有所有master都發(fā)送高電平時，SCL上才表現(xiàn)為高電平，否則SCL都表現(xiàn)為低電平。

總線仲裁

總線仲裁和時鐘同步類似，當(dāng)所有master在SDA上都寫1時，SDA的數(shù)據(jù)才是1，只要有一個master寫0，那此時SDA上的數(shù)據(jù)就是0。一個master每發(fā)送一個bit數(shù)據(jù)，在SCL處于高電平時，就檢查看SDA的電平是否和發(fā)送的數(shù)據(jù)一致，如果不一致，這個master便知道自己輸?shù)糁俨?，然后停止向SDA寫數(shù)據(jù)。也就是說，如果master一直檢查到總線上數(shù)據(jù)和自己發(fā)送的數(shù)據(jù)一致，則繼續(xù)傳輸，這樣在仲裁過程中就保證了贏得仲裁的master不會丟失數(shù)據(jù)。

輸?shù)糁俨玫膍aster在檢測到自己輸了之后也不再產(chǎn)生時鐘脈沖，并且要在總線空閑時才能重新傳輸。

仲裁的過程可能要經(jīng)過多個bit的發(fā)送和檢查，實際上兩個master如果發(fā)送的時序和數(shù)據(jù)完全一樣，則兩個master都能正常完成整個的數(shù)據(jù)傳輸。