本文提出了基于
控制器局部網(wǎng)
CAN（Controller Area Network）
總線數(shù)字模塊化三軸磁場監(jiān)測系統(tǒng)的概念，研究了大型電機(jī)狀態(tài)監(jiān)測系統(tǒng)架構(gòu)設(shè)計(jì)，并重點(diǎn)設(shè)計(jì)與
實(shí)現(xiàn)了傳感網(wǎng)絡(luò)節(jié)點(diǎn)模塊，以及
CAN總線上層協(xié)議的
軟件設(shè)計(jì)，提高數(shù)據(jù)采集與傳輸?shù)目煽啃浴?/div>
2020-12-18 10:23:23
6199 
CAN總線控制器Verilog代碼
2012-08-10 18:49:46
嵌入式開發(fā)Verilog教程（二）——Verilog HDL設(shè)計(jì)方法概述前言一、Verilog HDL語言簡介1.1 Verilog HDL語言是什么1.2前言在數(shù)字邏輯設(shè)計(jì)領(lǐng)域，迫切需要一種共同
2021-11-08 09:30:31
Verilog HDL語言有什么優(yōu)越性Verilog HDL語言在FPGA/CPLD開發(fā)中的應(yīng)用
2021-04-23 07:02:03
關(guān)鍵字：Altera 、FPGA、軟硬件協(xié)調(diào)設(shè)計(jì)（Verilog & C）、CPU、總線、外設(shè)FPGA硬件結(jié)構(gòu)知識(shí)Verilog HDL語言編程基礎(chǔ)FPGA常用開發(fā)工具 SOPC硬件系統(tǒng)開發(fā)SOPC軟件系統(tǒng)開發(fā)Avalon總線規(guī)范Nios II外設(shè)及其編程 七段數(shù)碼管時(shí)鐘...
2021-12-22 08:06:06
的具體控制和運(yùn)行。Verilog HDL語言不僅定義了語法，而且對(duì)每個(gè)語法結(jié)構(gòu)都定義了清晰的模擬、仿真語義。因此，用這種語言編寫的模型能夠使用 Ve r i l o g仿真器進(jìn)行驗(yàn)證。語言從C編程語言
2020-11-30 19:03:38
Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述
2019-09-06 09:14:16
四個(gè)主要的方面來研究計(jì)算，即從算法和數(shù)據(jù)結(jié)構(gòu)、編程語言、體系結(jié)構(gòu)、軟件和硬件設(shè)計(jì)方法學(xué)。本課本的主題是從算法到硬線邏輯的實(shí)現(xiàn)，因此我們將從算法和數(shù)據(jù)結(jié)構(gòu)、編程語言和程序、體系結(jié)構(gòu)和硬線邏輯以及
2018-12-10 15:31:15
`共分為四部分，Verilog HDL語言、FPGA設(shè)計(jì)實(shí)例、ModelSim仿真工具及QuartusII開發(fā)工具。Verilog HDL設(shè)計(jì)與實(shí)戰(zhàn).PDF版電子書回復(fù)帖子查看下載資料[hide][/hide]Verilog HDL設(shè)計(jì)與實(shí)戰(zhàn)配套代碼回復(fù)帖子查看下載資料[hide][/hide]`
2021-06-16 10:50:55
問題：用vhdl語言和Verilog語言和matlab協(xié)仿真同一個(gè)程序，在modelsim上跑出來的結(jié)果不一樣。導(dǎo)致時(shí)序有問題。網(wǎng)上查了很多資料沒有結(jié)果。（調(diào)用的.m函數(shù)一樣即輸入信號(hào)一樣）。例子
2015-04-28 09:12:50
Verilog模型有哪幾種？Verilog HDL模型是由哪些模塊構(gòu)成的？如何用Verilog HDL語言描述D型主從觸發(fā)器模塊？
2021-10-19 08:36:32
本文采用Verilog FPGA設(shè)計(jì)懸掛運(yùn)動(dòng)控制系統(tǒng)的控制器，通過輸入模塊傳送控制參數(shù)，采用HDL語言編程實(shí)現(xiàn)的控制算法，驅(qū)動(dòng)步進(jìn)電機(jī)，對(duì)懸掛運(yùn)動(dòng)物體進(jìn)行精確的控制。
2021-05-06 07:11:03
用Verilog語言編寫SJA1000 CAN控制器的驅(qū)動(dòng)程序
2016-03-22 19:49:31
VHDL語言和verilog語言有何區(qū)別
2019-03-28 06:52:52
VHDL語言和verilog語言有何區(qū)別
2019-03-29 07:55:09
X-HDL:軟件簡介—SoftWare Description: X-HDL v3.2.55 VHDL/Verilog語言翻譯器
一款VHDL/Verilog語言翻譯器?？?b class="flag-6" style="color: red">實(shí)現(xiàn)VHDL和Verilog語言的相互智能化轉(zhuǎn)化。這分別是windows、linux、solaris版本。
2006-03-25 12:00:47
357 CAN總線控制器Verilog代碼
2008-05-20 10:32:12170 本文針對(duì)賓館、酒店的客房控制和管理系統(tǒng)，介紹了基于CAN 總線的客房通信控制器的硬件電路結(jié)構(gòu)、原理及軟件結(jié)構(gòu)和主程序流程。關(guān)鍵詞：CAN 總線；現(xiàn)場總線；通信技術(shù)；樓
2009-06-13 12:06:0313 介紹一種以8051微控制器和82527獨(dú)立CAN總線控制器為核心組成的CAN總線智能傳感器節(jié)點(diǎn)的設(shè)計(jì)方法，并給出其硬件原理圖和初始化程序。
2009-07-17 08:41:1626 本文利用Verilog HDL 語言自頂向下的設(shè)計(jì)方法設(shè)計(jì)多功能數(shù)字鐘，突出了其作為硬件描述語言的良好的可讀性、可移植性和易理解等優(yōu)點(diǎn)，并通過Altera QuartusⅡ 4.1 和ModelSim SE 6.0 完成綜
2009-08-05 16:40:28642 采用 Verilog HDL 語言在Altera 公司的FPGA 芯片上實(shí)現(xiàn)了RISC_CPU 的關(guān)鍵部件狀態(tài)控制器的設(shè)計(jì),以及在與其它各種數(shù)字邏輯設(shè)計(jì)方法的比較下,顯示出使用Verilog HDL語言的優(yōu)越性.關(guān)鍵詞
2009-08-21 10:50:0569 簡述了I2C總線的特點(diǎn)；介紹了開發(fā)FPGA時(shí)I2C總線模塊的設(shè)計(jì)思想；給出并解釋了用Verilog HDL實(shí)現(xiàn)部分I2C總線功能的程序，以及I2C總線主從模式下的仿真時(shí)序圖。
2009-10-19 10:49:16104 Verilog-HDL實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)本書從實(shí)用的角度介紹了硬件描述語言Verilog-HDL。通過動(dòng)手實(shí)踐,體驗(yàn)Verilog-HDL的語法結(jié)構(gòu)、功能等內(nèi)涵。在前五章,以簡單的實(shí)例列舉了Verilog-HDL的用法;
2009-11-14 22:57:40147 Verilog HDL 華為入門教程
本文主要介紹了Verilog HDL 語言的一些基本知識(shí)，目的是使初學(xué)者能夠迅速掌握HDL設(shè)計(jì)方法，初步了解并掌握Verilog HDL語言的基本要素，能
2010-02-11 08:35:38141 Verilog HDL入門教程(華為絕密資料)
本文主要介紹了Verilog HDL 語言的一些基本知識(shí)，目的是使初學(xué)者能夠迅速掌握HDL設(shè)計(jì)方法，初步了解并掌握Verilog HDL語言的
2010-04-02 11:52:210 SMBus是一種高效的同步串行總線。通過分析SMBus總線協(xié)議，提出了一種運(yùn)行于基于PCI-Express技術(shù)的橋接芯片上的SMBus控制器的設(shè)計(jì)方案，并且用Verilog語言描述，最后在Altera公司的FPGA上
2010-07-16 15:08:1216 什么是Verilog HDL？
Verilog HDL是一種硬件描述語言，用于從算法級(jí)、門級(jí)到開關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)
2009-01-18 14:53:264541 
摘 要：通過設(shè)計(jì)實(shí)例詳細(xì)介紹了用Verilog HDL語言開發(fā)FPGA/CPLD的方法，并通過與其他各種輸入方式的比較，顯示出使用Verilog HDL語言的優(yōu)越性。
2009-06-20 11:51:282331 
摘要： 簡述了I2C總線的特點(diǎn)；介紹了開發(fā)FPGA時(shí)I2C總線模塊的設(shè)計(jì)思想；給出并解釋了用Verilog HDL實(shí)現(xiàn)部分I2C總線功能的程序，以及I2C總線主從模式下的仿真時(shí)序圖
2009-06-20 13:17:087139 
基于CAN總線的分布式控制器設(shè)計(jì)和實(shí)現(xiàn)
近年來大學(xué)生的科技創(chuàng)新設(shè)計(jì)活動(dòng)越來越豐富,而為每個(gè)機(jī)電系統(tǒng)設(shè)計(jì)專門的控制器不僅耗時(shí),而且難以滿足系統(tǒng)的穩(wěn)定性要求,這
2009-10-26 14:11:46908 
基于CAN總線的家庭控制器的設(shè)計(jì)與實(shí)現(xiàn)
引言
CAN（Controller Area Network）總線是德國Bosch公司為解決現(xiàn)代汽車中眾多的控制與測試儀器之間的數(shù)據(jù)交換而開發(fā)
2009-11-07 09:30:32899 
Verilog HDL程序基本結(jié)構(gòu)與程序入門
Verilog HDL程序基本結(jié)構(gòu)
Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語言。用Verilog HDL描述的
2010-02-08 11:43:302565 Verilog HDL語言實(shí)現(xiàn)時(shí)序邏輯電路
在Verilog HDL語言中，時(shí)序邏輯電路使用always語句塊來實(shí)現(xiàn)。例如，實(shí)現(xiàn)一個(gè)帶有異步復(fù)位信號(hào)的D觸發(fā)器
2010-02-08 11:46:435099 Verilog HDL語言簡介
1．什么是Verilog HDLVerilog HDL是硬件描述語言的一種，用于數(shù)
2010-02-09 08:59:334137 VHDL和Verilog HDL語言對(duì)比
Verilog HDL和VHDL都是用于邏輯設(shè)計(jì)的硬件描述語言，并且都已成為IEEE標(biāo)準(zhǔn)。VHDL是在1987年成為IEEE標(biāo)準(zhǔn)，Verilog HDL
2010-02-09 09:01:1710864 交通燈控制器原理
實(shí)例的內(nèi)容及目標(biāo)
1．實(shí)例的主要訓(xùn)練內(nèi)容本實(shí)例通過Verilog HDL語言設(shè)計(jì)一個(gè)簡易的交通等控制器，實(shí)現(xiàn)一個(gè)具有兩
2010-02-09 09:16:475802 Verilog HDL與VHDL及FPGA的比較分析. Verilog HDL優(yōu)點(diǎn)：類似C語言，上手容易，靈活。大小寫敏感。在寫激勵(lì)和建模方面有優(yōu)勢(shì)。
2011-01-11 10:45:291581 在我國使用Verilog HDL的公司比使用VHDL的公司多。從EDA技術(shù)的發(fā)展上看，已出現(xiàn)用于CPLD/FPGA設(shè)計(jì)的硬件C語言編譯軟件，雖然還不成熟，應(yīng)用極少，但它有可能會(huì)成為繼VHDL和Verilog之后，設(shè)計(jì)大規(guī)模CPLD/FPGA的又一種手段。
2011-03-12 11:21:202003 ModelSim為HDL仿真工具，我們可以利用該軟件來實(shí)現(xiàn)對(duì)所設(shè)計(jì)的VHDL或Verilog程序進(jìn)行仿真，支持IEEE常見的各種硬件描述語言標(biāo)準(zhǔn)?？梢赃M(jìn)行兩種語言的混合仿真，但推薦大家只對(duì)一種語言
2011-04-19 20:52:46152 ModelSim為HDL仿真工具，我們可以利用該軟件來實(shí)現(xiàn)對(duì)所設(shè)計(jì)的VHDL或Verilog程序進(jìn)行仿真，支持IEEE常見的各種硬件描述語言標(biāo)準(zhǔn)?？梢赃M(jìn)行兩種語言的混合仿真，但推薦大家只對(duì)一種語言
2011-05-27 16:41:59132 本次設(shè)計(jì)將CAN總線控制器分解成三大模塊依次進(jìn)行：設(shè)計(jì)寄存器邏輯模塊，完成對(duì)數(shù)據(jù)，控制器狀態(tài)以及處理器命令的存儲(chǔ)和讀寫功能：設(shè)計(jì)驗(yàn)收濾波器模塊，完成幀的標(biāo)識(shí)符的校驗(yàn)，
2011-08-31 17:28:3653 本文首先介紹PCI總線控制器PCI9052與CAN總線通信控制器SJA1000的工作原理，并且介紹了PCI總線和CAN總線通信控制器接口的硬件和軟件實(shí)現(xiàn)方法。
2011-09-23 17:34:222521 
介紹了基于硬件描述語言Verilog HDL設(shè)計(jì)的SDX總線與Wishbone總線接口轉(zhuǎn)化的設(shè)計(jì)與實(shí)現(xiàn),并通過Modelsim進(jìn)行功能仿真,在QuartusⅡ軟件平臺(tái)上綜合,最終在Altera公司的CycloneⅢ系列FPGA上調(diào)試。實(shí)驗(yàn)
2012-01-11 10:21:2125 基于對(duì)CAN 總線控制器的功能分析， 并應(yīng)用Verilog語言進(jìn)行軟件設(shè)計(jì)， 從而實(shí)現(xiàn)CAN節(jié)點(diǎn)之間的通信功能。
2012-04-28 09:56:5415287 
在此利用Verilog HDL設(shè)計(jì)了一款CAN總線控制器，首先根據(jù)協(xié)議把整個(gè)CAN總線控制器劃分為接口邏輯管理、寄存器邏輯和CAN核心模塊3個(gè)模塊，然后用Verilog HDL硬件描述語言設(shè)計(jì)了各個(gè)功能模塊
2012-07-31 14:25:248908 
Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結(jié)
2012-10-08 14:48:310 本文簡單介紹在使用Verilog HDL語言時(shí)文件的調(diào)用問題之include使用方法介紹及舉例說明，詳見本文...
2013-01-24 14:40:427391 
運(yùn)用低功耗C0rtex-M3微控制器STM32F103VBT6和FPGA芯片設(shè)計(jì)一種基于CAN總線的運(yùn)動(dòng)控制器。介紹系統(tǒng)的體系結(jié)構(gòu)、主要硬件設(shè)計(jì)和軟件結(jié)構(gòu)。利用FPGA高速處理能力實(shí)現(xiàn)控制算法，與外界通信采
2013-01-31 14:33:3945 Verilog HDL程序設(shè)計(jì)與實(shí)踐著重介紹了Verilog HDL語言
2015-10-29 14:45:4721 Verilog HDL作為一種規(guī)范的硬件描述語言被廣泛應(yīng)用于電路的設(shè)計(jì)中。 他的設(shè)計(jì)描述可被不同的工具所支持可用不同器件來實(shí)現(xiàn)。利用 Verilog HDL語言自頂 向下的設(shè)計(jì)方法設(shè)計(jì)交通燈控制
2022-03-22 12:17:08117 Verilog HDL硬件描述語言
有需要的下來看看
2015-12-29 15:31:270 本章介紹Verilog HDL語言的發(fā)展歷史和它的主要能力。verilog相關(guān)教程材料，有興趣的同學(xué)可以下載學(xué)習(xí)
2016-04-25 16:09:3214 本章介紹Verilog HDL的基本要素，包括標(biāo)識(shí)符、注釋、數(shù)值、編譯程序指令、系統(tǒng)任務(wù)和系統(tǒng)函數(shù)。另外，本章還介紹了Verilog硬件描述語言中的兩種數(shù)據(jù)類型。verilog相關(guān)教程材料，有興趣的同學(xué)可以下載學(xué)習(xí)。
2016-04-25 16:09:3217 Verilog_HDL語言的學(xué)習(xí)，為FPGA編程打下堅(jiān)實(shí)的基礎(chǔ)
2016-05-19 16:40:5214 Xilinx FPGA工程例子源碼：FPGA實(shí)現(xiàn)CAN總線控制器源碼
2016-06-07 14:13:4397 本文主要介紹了Verilog HDL 語言的一些基本知識(shí)，目的是使初學(xué)者能夠迅速掌握HDL設(shè)計(jì)方法，初步了解并掌握Verilog HDL語言的基本要素，能夠讀懂簡單的設(shè)計(jì)代碼并能夠進(jìn)行一些簡單設(shè)計(jì)的Verilog HDL建模。
2016-07-15 15:27:000 設(shè)計(jì)與驗(yàn)證，很不錯(cuò)的一本書，《設(shè)計(jì)與驗(yàn)證》以實(shí)例講解的方式對(duì)HDL語言的設(shè)計(jì)方法進(jìn)行介紹。全書共分9章，第1章至第3章主要介紹了Verilog HDL語言的基本概念、設(shè)計(jì)流程、語法及建模方式等內(nèi)容
2016-10-10 17:04:40613 Verilog HDL硬件描述語言，感興趣的小伙伴們可以瞧一瞧。
2016-11-11 11:20:1111 基于FPGA Verilog-HDL語言的串口設(shè)計(jì)
2017-02-16 00:08:5935 基于DSP_FPGA與CAN總線的跟蹤控制器設(shè)計(jì)
2017-10-21 08:52:075 單片機(jī)，實(shí)現(xiàn)與CAN控制器的通信聯(lián)絡(luò)。FPGA／SOPC技術(shù)是實(shí)現(xiàn)嵌入式系統(tǒng)的最高形式，基于IP軟核的設(shè)計(jì)與應(yīng)用也必將成為替代硬核的一種發(fā)展趨勢(shì)。憑借QuartuslI和NiosII工具，基于FPGA的VHDL（或Verilog）語言設(shè)計(jì)的IP核能夠提供靈活性和性能更好的控制器。
2017-12-07 11:20:3130 控制等領(lǐng)域。在CAN總線的節(jié)點(diǎn)設(shè)計(jì)中，目前應(yīng)用較多的是通過單片機(jī)的控制來實(shí)現(xiàn)。有的單片機(jī)已經(jīng)嵌入了CAN控制器的功能，比如Philips的P8XC592，Motorola的68HC05X4等，但這類
2020-04-12 07:48:008679 
控制器，而無法利用CAN總線來進(jìn)行通信。為了使得LPC2131能夠利用CAN總線進(jìn)行通信，可以通過外部擴(kuò)展來實(shí)現(xiàn)其功能。目前，比較普通的方法是在LPC2131的外部采用CAN控制器設(shè)計(jì)CAN總線接口。LPC2131與CAN控制器的接口電路如圖1所示。
2019-04-18 08:08:004010 
本文檔的主要內(nèi)容詳細(xì)介紹的是Verilog HDL入門教程之Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)教程。
2018-09-20 15:51:2686 本文主要介紹了Verilog HDL 語言的一些基本知識(shí)，目的是使初學(xué)者能夠迅速掌握HDL 設(shè)計(jì)方法，初步了解并掌握Verilog HDL語言的基本要素，能夠讀懂簡單的設(shè)計(jì)代碼并能夠進(jìn)行一些簡單設(shè)計(jì)的Verilog HDL建模。
2019-02-11 08:00:00102 Verilog HDL作為現(xiàn)在最流行的FPGA開發(fā)語言，當(dāng)然是入門基礎(chǔ)。
2019-02-18 14:47:0010863 Mentor公司的ModelSim是業(yè)界最優(yōu)秀的HDL語言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。
2019-09-27 07:02:002621 
硬件描述語言基本語法和實(shí)踐
（1）VHDL 和Verilog HDL的各自特點(diǎn)和應(yīng)用范圍
（2）Verilog HDL基本結(jié)構(gòu)語言要素與語法規(guī)則
（3） Verilog HDL組合邏輯語句結(jié)構(gòu)
2019-07-03 17:36:0054 本文檔的主要內(nèi)容詳細(xì)介紹的是Verilog HDL語言組合邏輯設(shè)計(jì)方法以及QuartusII軟件的一些高級(jí)技巧。
2019-07-03 17:36:1220 本文檔的主要內(nèi)容詳細(xì)介紹的是三態(tài)門原理HDL語言DSP和ARM總線的仿真及Modelsim使用教程資料主要內(nèi)容包括了：1 ModelSimSE的使用流程，2 一個(gè)Verilog計(jì)數(shù)器仿真詳細(xì)流程附
2019-07-09 16:49:2710 本文參照CAN2.0 總線協(xié)議設(shè)計(jì)了一個(gè)CAN 控制器軟核。具體設(shè)計(jì)采用TOP-DOWN 方式，上層采用模塊化設(shè)計(jì)，最底層模塊以Verilog 語言編寫而成。測試了軟核在Xilinx 公司
2019-07-19 17:48:4127 硬件電路的設(shè)計(jì)主要是CAN通信控制器與微處理器之間和CAN總線收發(fā)器與物理總線之間的接口電路的設(shè)計(jì)。CAN通信控制器是CAN總線接口電路的核心，主要完成CAN的通信協(xié)議，而CAN總線收發(fā)器的主要功能是增大通信距離，提高系統(tǒng)的瞬間抗干擾能力，保護(hù)總線，降低射頻干擾（RFI），實(shí)現(xiàn)熱防護(hù)等。
2020-03-13 10:45:508845 
電子技術(shù)設(shè)計(jì)的核心是EDA，目前，EDA技術(shù)的設(shè)計(jì)語言主要有Verilog HDL和VHDL兩種，相對(duì)來說Verilog HDL語言相對(duì)簡單，上手快，其語法風(fēng)格與C語言類似，據(jù)統(tǒng)計(jì)，Verilog
2020-03-25 08:00:004 的電子電路設(shè)計(jì)功能。EDA技術(shù)使得電子電路設(shè)計(jì)者的工作僅限于利用硬件描述語言和EDA軟件平臺(tái)來完成對(duì)系統(tǒng)硬件功能的實(shí)現(xiàn)，極大地提高了設(shè)計(jì)效率，縮短了設(shè)計(jì)周期，節(jié)省了設(shè)計(jì)成本。
2020-07-21 08:51:168900 
的是硬件描述語言。最為流行的硬件描述語言有兩種Verilog HDL/VHDL，均為IEEE標(biāo)準(zhǔn)。Verilog HDL具有C語言基礎(chǔ)就很容易上手，而VHDL語言則需要Ada編程基礎(chǔ)。另外Verilog
2020-09-01 11:47:095063 
接口控制新型的CAN 控制器MCP2515，使慣導(dǎo)系統(tǒng)不僅具備了接入CAN 總線的能力，而且在系統(tǒng)實(shí)現(xiàn)之后，節(jié)點(diǎn)可以根據(jù)現(xiàn)場應(yīng)用提出的新要求進(jìn)行升級(jí)，增加了使用的靈活性。目前實(shí)驗(yàn)樣機(jī)已經(jīng)設(shè)計(jì)完成，可以正確地通過CAN 總線進(jìn)行通訊，達(dá)到了設(shè)計(jì)的要求。
2021-01-27 15:52:0017 本文首先分析了DDR SDRAM的基本特征，并提出了相應(yīng)的解決方案詳細(xì)介紹了基于J EDEC DDR SDRAM規(guī)范的DDR SDRAM控制器設(shè)計(jì)方案。該控制器采用Verilog HDL硬件描述語言實(shí)現(xiàn)，并集成到高性能SoC中。
2021-03-28 10:57:2423 利用Verilog_HDL語言設(shè)計(jì)出租車計(jì)費(fèi)器案例。
2021-04-09 16:22:1671 CAN總線節(jié)點(diǎn)軟件的設(shè)計(jì)與實(shí)現(xiàn)說明。
2021-04-19 16:59:1020 簡單介紹Verilog HDL語言和仿真工具。
2021-05-06 16:17:10619 Verilog HDL是一種以文本形式描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的硬件描述語言，也可描述邏輯電路圖、邏輯表達(dá)式等。Verilog HDL和VHDL是目前主流的、最受歡迎的兩種硬件描述語言。
2021-07-23 14:36:5511932 1. 軟件基本介紹 軟件基本介紹 ： Modelsim 是 Model Technology（Mentor Graphics 的子公司）的 HDL 硬件描述語言的仿真軟件，該軟件可以用來實(shí)現(xiàn)
2021-11-09 09:24:246679 
Verilog HDL入門教程-Verilog HDL的基本語法
2022-01-07 09:23:42189 CAN 總線插卡可以任意插在 PC AT XT 兼容機(jī)上，方便地構(gòu)成分布式監(jiān)控系統(tǒng)。因此，用 FPGA 實(shí)現(xiàn) CAN 總線通信控制器具有非常重要的應(yīng)用價(jià)值。本篇將通過一個(gè)實(shí)例講解利用 FPGA 實(shí)現(xiàn) CAN 總線通信控制器的實(shí)現(xiàn)方法。
2022-07-29 09:43:223512 今天給大俠帶來基于FPGA的CAN總線控制器的設(shè)計(jì)，由于篇幅較長，分三篇。今天帶來第一篇，上篇，CAN 總線協(xié)議解析以及 CAN 通信控制器程序基本框架。話不多說，上貨。
2023-05-18 09:21:302346 
建立用于RTL綜合的Verilog標(biāo)準(zhǔn)化子集。他是貝爾實(shí)驗(yàn)室所開發(fā)的ArchSyn綜合系統(tǒng)的主要設(shè)計(jì)者之一。他曾為AT&T和Lucent的許多設(shè)計(jì)師講授Verilog HDL語言和Verilog HDL綜合課程。
2023-05-26 16:59:302184 
節(jié)點(diǎn)的硬件接口電路。基于對(duì)CAN 總線控制器的功能分析， 并應(yīng)用Verilog語言進(jìn)行軟件設(shè)計(jì)， 從而實(shí)現(xiàn)CAN節(jié)點(diǎn)之間的通信功能。 0 引言 CAN 總線允許高達(dá)1M bit /s通訊速率， 支持多主通訊模式， 有高抗電磁干擾性而且能夠檢測出通信過程中產(chǎn)生的任何錯(cuò)誤， 已被廣泛應(yīng)用到各自動(dòng)
2023-06-18 11:15:014211 節(jié)通過硬件描述語言Verilog HDL對(duì)二十進(jìn)制編碼器的描述，介紹Verilog HDL程序的基本結(jié)構(gòu)及特點(diǎn)。
2023-08-28 09:54:345320 
ModelSim為HDL仿真工具，我們可以利用該軟件來實(shí)現(xiàn)對(duì)所設(shè)計(jì)的VHDL或Verilog程 序進(jìn)行仿真，支持IEEE常見的各種硬件描述語言標(biāo)準(zhǔn)?？梢赃M(jìn)行兩種語言的混合仿真，但 推薦大家只對(duì)一種語言仿真。
2024-01-14 09:47:470 CAN總線控制器（Controller Area Network Bus Controller）是CAN總線通信系統(tǒng)中的核心部件，它扮演著接收、處理并轉(zhuǎn)發(fā)CAN總線數(shù)據(jù)的關(guān)鍵角色。下面將從CAN總線控制器的定義、功能、結(jié)構(gòu)、工作原理以及應(yīng)用等方面進(jìn)行詳細(xì)闡述。
2024-09-03 14:16:173267 CAN（Controller Area Network，控制器局域網(wǎng)）總線控制器的工作原理涉及多個(gè)方面，包括消息傳輸、沖突檢測與解決、總線仲裁等關(guān)鍵機(jī)制。以下是對(duì)CAN總線控制器工作原理的詳細(xì)解析，旨在全面闡述其工作原理和機(jī)制。
2024-09-30 11:33:123095 在現(xiàn)代工業(yè)自動(dòng)化和汽車電子領(lǐng)域，CAN（Controller Area Network）總線因其高可靠性、實(shí)時(shí)性和靈活性而成為廣泛使用的通信協(xié)議之一。選擇合適的CAN總線控制器對(duì)于確保系統(tǒng)性
2024-11-12 09:48:101335 Verilog HDL語言和C語言一樣也提供了編譯預(yù)處理的功能?！熬幾g預(yù)處理”是Verilog HDL編譯系統(tǒng)的一個(gè)組成部分。Verilog HDL語言允許在程序中使用幾種特殊的命令(它們不是一般
2025-03-27 13:30:311218 
概述ModelSim是業(yè)界最優(yōu)秀的HDL語言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核
2025-11-13 11:41:53312 
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