? ? ? 通過在數(shù)據(jù)的并行發(fā)送路徑上同時(shí)傳輸時(shí)鐘信號(hào)來進(jìn)一步改進(jìn)數(shù)據(jù)的傳輸。這種一起發(fā)送時(shí)鐘和數(shù)據(jù)的方法稱為源同步接口。由于時(shí)鐘具有與數(shù)據(jù)相同的片外/片上偏斜，所以更容易滿足時(shí)序要求，特別是如果使用硬件設(shè)計(jì)質(zhì)量良好的FPGA電路板，其上具有相同傳輸時(shí)間的匹配延遲軌跡。

? ? ? 讓時(shí)鐘從源傳輸，而不是在本地生成并保持同步，通常不適用于驅(qū)動(dòng)分割的SoC功能邏輯，但對(duì)于單向串行數(shù)據(jù)傳輸非常有用。

? ? ? 片間的傳輸時(shí)間非常重要，它仍然是多片F(xiàn)PGA系統(tǒng)速度最大的物理限制，克服這一問題的方法是在FPGA之間使用差分信號(hào)。使用FPGA對(duì)LVDS的內(nèi)置支持，可以將傳輸速率提高到1GHz。這允許更高的復(fù)用率，而不必降低原型總體的時(shí)鐘速度。

? ? ? 另外，現(xiàn)代FPGA具有專用的串行到并行轉(zhuǎn)換器SERDES接口，該轉(zhuǎn)換器具有特定的時(shí)鐘和邏輯功能，可實(shí)現(xiàn)高速串行傳輸。使用SERDES口避免了在FPGA結(jié)構(gòu)中實(shí)現(xiàn)類似功能的時(shí)序和布局復(fù)雜性。還可以使用FPGA內(nèi)置的SERDES塊雙倍數(shù)據(jù)速率（DDR）操作支持，通過使用傳輸時(shí)鐘的兩個(gè)邊緣，將傳輸數(shù)據(jù)速率加倍。

? ? ? 保證了板載的最高傳輸速度，但稍有缺點(diǎn)的是每個(gè)串行數(shù)據(jù)流需要兩個(gè)引腳。因此，雖然比率為8:1的單端復(fù)用方案只需要一個(gè)FPGA間跡線來傳輸八個(gè)數(shù)據(jù)信號(hào)，但差分IO標(biāo)準(zhǔn)需要兩個(gè)，因此我們稱之為8:2的多路復(fù)用器比率。因此，差分解僅將互連減少了四倍，而不是八倍。然而，當(dāng)考慮到LVDS的顯著更高速度時(shí)，可以考慮128:2的復(fù)用率，這提供了比單端方案可能的更大的數(shù)據(jù)傳輸帶寬，如圖所示，該SERDES傳輸以400MHz的傳輸速率運(yùn)行。

? ? ? 并且需要兩個(gè)時(shí)鐘用于操作。時(shí)鐘由源FPGA內(nèi)的PLL基于來自外部源的100MHz時(shí)鐘生成。OSERDES配置為8:1的比率，但由于它在DDR模式下運(yùn)行，我們只需要400MHz而不是800MHz的傳輸時(shí)鐘。這意味著400MHz時(shí)鐘在一個(gè)100MHz周期內(nèi)傳輸8位。為了提供高于8的復(fù)用率，我們可以在OSERDES的輸入端使用額外的多路復(fù)用器，但這只需要在較慢的內(nèi)部時(shí)鐘速率下工作。

? ? ? 數(shù)據(jù)和傳輸時(shí)鐘都通過LVDS信令傳遞到目的地FPGA，但在目的地FPGA處。然后，數(shù)據(jù)和傳輸時(shí)鐘驅(qū)動(dòng)ISERDES塊。接收到的時(shí)鐘通過BUFR塊將其除以4，以創(chuàng)建100MHz的本地版本，這也是ISERDES和dmux控制所需的。該圖僅給出了概述，并且實(shí)現(xiàn)可能更復(fù)雜，實(shí)現(xiàn)的方式將取決于原型驗(yàn)證系統(tǒng)供應(yīng)商提供的方案。

審核編輯：劉清