概述： 本應用文檔描述了賽靈思斯巴達3系列FPGA與DDR2 SDRAM的接口實現(xiàn)。本文檔提供了DDR2 SDRAM的簡述，然后一個存儲器接口實現(xiàn)的詳細描述。

DDR2 設備概述：DDR2 SDRAM接口是源同步、支持雙速率傳輸。比如DDR SDRAM ,使用SSTL 1.8V/IO電氣標準，該電氣標準具有較低的功耗。與TSOP比起來，DDR2 SDRAM的FBGA封裝尺寸小得多。通過時鐘上升下降沿的數(shù)據(jù)集采集，DDR2 SDRAM可以獲得高速傳輸。存儲器使用控制器的差分時鐘。在每個時鐘的上升沿寄存命令信號，雙向數(shù)據(jù)選通信號DQS與數(shù)據(jù)信號一同傳輸。在讀階段，DQS由DDR2 SDRAM 設備產(chǎn)生，并且與數(shù)據(jù)信號邊緣對齊；在寫階段，DQS由控制器產(chǎn)生，并且與數(shù)據(jù)信號中心對齊。對DDR2 SDRAM的讀寫操作都是突發(fā)模式。操作是由激活命令后緊跟一讀寫命令組成的。

接口模式：

DDR2 SDRAM 控制器模塊：

控制器：?

控制器支持4或者8字節(jié)長度的突發(fā)傳輸，三個CAS延時。控制器在加載命令時初始化EMR2、EMR3寄存器并產(chǎn)生差分數(shù)據(jù)選通信號?？刂破鹘邮苡脩裘睿瑢τ脩裘钭g碼并產(chǎn)生讀、寫和刷新命令?？刂破魍瑫r產(chǎn)生其他模塊的接口信號。

數(shù)據(jù)路徑：數(shù)據(jù)路徑模塊負責與存儲器進行數(shù)據(jù)的發(fā)送和接收。主要功能包括：

# 寫數(shù)據(jù)到存儲器

#從存儲器讀數(shù)據(jù)

#將存儲器時鐘域數(shù)據(jù)轉到FPGA時鐘域

寫數(shù)據(jù)和選通信號由FPGA扇出，選通信號與數(shù)據(jù)信號中心對齊。對于DDR2 SDRAM存儲器來說，選通信號是非自由運行。為了滿足這些要求，使用FPGA主時鐘移相90和270度將寫數(shù)據(jù)扇出。存儲器讀數(shù)據(jù)和源同步時鐘邊緣對齊。

讀數(shù)據(jù)捕獲：

在讀數(shù)據(jù)階段，DDR2設備發(fā)送DQS選通信號和數(shù)據(jù)信號到FPGA。DQS與數(shù)據(jù)DQ邊緣對齊。數(shù)據(jù)在每個時鐘邊緣更新，在FPGA邏輯中，使用DQS延時信號去捕獲數(shù)據(jù)DQ信號。在FPGA中不使用IOB寄存數(shù)據(jù)而是用基于LUT的雙端口專用RAM用于數(shù)據(jù)捕獲。這是最簡單的數(shù)據(jù)捕獲模式，不需要在系統(tǒng)時鐘域進行二次采集。LUT RAM配置為成FIFO對，每個數(shù)據(jù)都被寫入到兩個FIFO。如圖3。這些16比特深度的FIFO是異步操作且與讀寫端口獨立。

讀數(shù)據(jù)時鐘：

在延時的DQS上升沿從DDR的讀取數(shù)據(jù)寫到FIFO_0，在下降沿將數(shù)據(jù)寫到FIFO_1。而數(shù)據(jù)卻能同時從FIFO中讀出。

FIFO寫指針由延時的DQS驅(qū)動。FIFO的讀指針是由FPGA內(nèi)部時鐘驅(qū)動。當FIFO寫使能為高時，F(xiàn)IFO可以被寫入數(shù)據(jù)。FIFO寫使能信號由RST_DQS_DIV在每個DQS前導信號產(chǎn)生。

RST_DQS_DIV信號驅(qū)動到IOB并且輸出，經(jīng)過一個回環(huán)延時后輸入到輸入緩沖器。環(huán)路延時的長度等于前向的時鐘信號長度加上DQS的長度。LUT延時電路用于延時DQS。這就保證了RST_DQS_DIV和DQS延時電路在進入FIFO之前具有相同的路徑和相似的延時。

寫使能產(chǎn)生：

FIFO_0寫使能信號是RST_DQS_DIV和鎖存的RST_DQS_DIV信號的邏輯“或”輸出。FIFO_1在DQS信號第一個正沿后使能。這個邏輯消除了虛假的數(shù)據(jù)信號被鎖存到FIFO當中，同時也消除了寫指針的錯誤增加。

RST_DQS_DIV無效時的前導周期，鎖存的輸出使能FIFO和FIFO指針。在DQS最后一個邊沿信號，鎖存的RST_DQS_DIV標記被清除，此時FIFO和FIFO寫指針被禁止。

圖6顯示了DQS_DIV_RST, RST_DQS_DIV和FIFO寫使能信號的時序圖。RST_DQS_DIV和FIFO寫使能信號的總延時不能超過一個存儲器時鐘周期。MIG工具生成必須的DQS_DIV_RST,RST_DQS_DIV以及FIFO寫使能信號約束（UCF)。

當延時的DQS有效時，數(shù)據(jù)被鎖存到FIFO。FIFO_0、FIFO_1寫指針使能當RST_DQS_DIV 有效的時候。數(shù)據(jù)在延時的DQS上升沿時寫入FIFO_0,同時寫指針增加。在下降沿數(shù)據(jù)鎖存到FIFO_1,同時FIFO_1寫指針增加。

結構：

頂層結構模塊產(chǎn)生FPGA時鐘信號和復位信號。DCM用于產(chǎn)生CLK0和CLK90.一個延時校準電路實現(xiàn)這個功能。

延時校準電路：

有幾個因素可以影響在DQ數(shù)據(jù)有效窗口中的DQS中心。由于進程、電壓、溫度變化、LUT延時可能在250~625pS中變化。在抽頭延時電路中，LUT延時可以測量。?

每個抽頭延時都有輸入反向。一般XC3S700-5FG484的LUT延時為620ps。對于一個166MHZ的設計，大約有5個或者6個LUT在時鐘相位里邊。邊緣行為（10101101011010或者0101001010010）從抽頭電路中產(chǎn)生。

延時電路：

選通信號使用內(nèi)部延時元件產(chǎn)生，延時元件由LUT和其他資源組成。