數據復用功能，尤其是雙輸入復用器，也將受益于這項特性。但是要想獲得較高的時鐘速率，必須謹慎使用LUT/SRL壓縮。首先，必須用連接到O6/O5 LUT輸出的兩個觸發(fā)器以避免發(fā)生任何時序問題?；谙嗤脑?，建議僅對相關邏輯使用這項功能，該策略還能起到限制布線擁塞的作用。

在UltraScale器件中，時鐘架構和可配置邏輯塊（CLB）均有助于更好地利用器件。盡管CLB仍然以7 系列架構為基礎，但現在每個CLB擁有單個Slice（而非兩個），其中集成了8個6輸入LUT和16個觸發(fā)器。因此進位鏈有8位長，且提供更寬的輸出復用器。另外，賽靈思還增加了控制類資源（也就是時鐘，時鐘使能和復位信號均共享于CLB中的存儲組件）。

然而，從本質上來講，還是DSP48 Slice和Block RAM的改進對無線電設計架構的影響最大。我們來詳細了解一下。

UltraScale DSP48 Slice架構的優(yōu)勢

圖1給出了UltraScale DSP48Slice(DSP48E2)的視圖。上面的原理圖（圖表“a”）顯示了詳細架構，下面的原理圖（“b”）強調了與7 系列Slice(DSP48E1)相比增強的功能。

? 賽靈思將乘法器的寬度從25×18增加到27×18，預加法器寬度也相應增加到27 位。

? 您可以選擇預加法器輸入端為A或B，輸出端集成了一些多路復用器邏輯，從而允許在任意乘法器輸入端上（27 位或18 位輸入）饋送D±A 或D±B。

? 預加法器輸出端可饋送兩個乘法器輸入（在18 位輸入端上有適當的MSB 截斷），因此允許計算高達18 位數據的(D±A)2 或(D±B)2。

? 通過額外的W-mux 多路復用器在算術邏輯單元(ALU) 中添加了第四個操作數， 可將其看作輸入端C、P 或一個常量值（在FPGA 配置時定義）。這樣，使用乘法器時便可以執(zhí)行一個三輸入操作， 如A * B + C + P 或A*B+P+PCIN。值得注意的是，只能在ALU 中添加W-mux 輸出（不允許減少）。

? 賽靈思集成了其它邏輯，從而可在X 、Y 或Z 多路復用器輸出端中的任意兩個之間執(zhí)行96 位寬異或。實際上此處可提供四個不同模式，1x96位、2x48 位、4x24 位或8x12 位異或操作。

將乘法器尺寸從25×18 擴大到27×18，這對DSP48 Slice 芯片面積的影響極小，但會顯著提高對浮點運算的支持。首先，需要指出的是，DSP48E2 可有效支持高達28×18 位或27×19 位符號乘法運算。這是通過用輸入端C 處理額外的比特位來實現，如圖2，顯示了28 位操作數X 和18 位操作數Y 之間的乘法運算。

46 位輸出端的45 個最高有效位（MSBs）的計算方式為：
Z[45:1] = X[27:1]*Y[17:0] + X[0]*Y[17:1]

X 的27 個最高有效位和Y 的18位可直接饋送到DSP48E2 乘法器輸入端，而X[0]*Y[17:1] 源自外部17 位AND 運算符，并在一個流水線步驟后被發(fā)送到輸入端C 以匹配DSP48E2延遲。事實上AND 運算符可通過由X[0] 控制的復位引腳將Y[17:1] 直接饋送到寄存器中。同樣，外部1 位AND 運算符和用于實現延遲平衡的三時鐘周期延遲可用來計算Z，Z[0] 的LSB。

因此您可以執(zhí)行具有單個DSP48E2 Slice 和18 個LUT/ 觸發(fā)器對的28×18 位乘法器。這同樣適用于使用其它27 個LUT/ 觸發(fā)器對的27×19 位乘法器。這兩種情況下，均可通過W-mux 支持運算結果的收斂舍入。

雙精度浮點乘法運算涉及兩個運算符的53位非符號尾數的整數乘積。盡管雙精度浮點計數法中儲存有一個52位數值（m），但它代表的是非符號尾數的小數部分，而實際上其是標準化的1+m值，需要將這些值乘在一起；因此乘法運算將要求使用附加位?？紤]到兩個53位操作數的MSB都等于1，并適當分解乘法運算從而以最佳方式利用DSP48E2 26×27位非符號乘法器及其改善后的各項功能（例如，由W-mux啟動的真正的三輸入48位加法器），可以看到，只需6個DSP48E2 Slice和極少的外部邏輯就可以構建53×53位非符號乘法運算。本文未涉及這類實現方式的所有細節(jié)，但在上一代7 系列器件上，要實現類似的方法則需要10個DSP48E1 Slice；因此UltraScale架構將需要的Slice數量減少了40%。

DSP48E2的27×18乘法器對于以融合數據路徑為基礎的應用非常實用。最近，IEEE浮點標準中加入了融合乘累加運算符概念[8]。一般來說，這包括建立浮點運算A*B+C，且乘法器和加法器之間無需明確舍入、標準化和非規(guī)范化的數據。當使用傳統(tǒng)的浮點運算時，這些功能的代價非常高昂，且占用了最多的延遲時間。可推廣這一概念以建立積和運算符，這在線性代數中非常常見（矩陣積，Cholesky分解法）。因此，這種方法在成本或時間緊迫的情況下十分高效，同時要求具備浮點計數法的準確性和動態(tài)范圍。在無線電DFE應用中，數字預失真功能通常要求一些硬件加速來支持，以提高非線性濾波器系數的更新速度。然后，您可以在FPGA架構中建立一個或多個浮點MAC引擎，以協助軟件中運行的系數估算算法（例如，在Zynq SoC的一個ARM?CortexTM-A9核上）。