半導(dǎo)體行業(yè)面臨的一個(gè)挑戰(zhàn)是，傳統(tǒng)的縮放本身不足以推動(dòng)先進(jìn)節(jié)點(diǎn)的性能改進(jìn)和尺寸減小。盡管半導(dǎo)體制造商在其設(shè)計(jì)過程中會(huì)做出略微不同的權(quán)衡，但它們最終非常相似，因?yàn)樗鼈兪褂孟嗤脑O(shè)備和材料。本文著眼于積極的設(shè)計(jì)技術(shù)協(xié)同優(yōu)化 (DTCO) 如何推進(jìn) 3 納米技術(shù)節(jié)點(diǎn)設(shè)計(jì)。實(shí)際制造商流程的數(shù)字可能與本示例中的數(shù)字不完全相同，但它們會(huì)很接近。

以下是規(guī)則：從 5 nm 到 3 nm，接觸多晶硅間距 (CPP) 不能減小；它保持在 42 nm。然而，金屬間距從 32 nm 縮小到 21 nm。總體而言，我們希望遵循摩爾定律——每個(gè)新技術(shù)節(jié)點(diǎn)的組件面積減少 50%。這不能通過使用傳統(tǒng)方法來實(shí)現(xiàn)，在傳統(tǒng)方法中，我們擴(kuò)展流程，然后將 50% 的小設(shè)計(jì)規(guī)則扔給設(shè)計(jì)組。它需要使用激進(jìn)的 DTCO，這意味著對(duì)縮小標(biāo)準(zhǔn)單元和內(nèi)存大小的過程進(jìn)行更改。

從 7 nm 到 5 nm，間距縮放為 35%。通過添加自對(duì)準(zhǔn)柵極觸點(diǎn) (SAGC)，它可再減少 15%，達(dá)到所需的 50% 目標(biāo)，同時(shí)保持 6.5 軌 (T) 標(biāo)準(zhǔn)單元庫。但這是一次性的事情。我們必須堅(jiān)持使用 SAGC，但這并沒有提供任何額外的擴(kuò)展。例如，設(shè)計(jì)人員需要考慮哪些工藝特性和縮放助推器會(huì)通過切割一條或多條軌道來降低標(biāo)準(zhǔn)單元的高度。

對(duì)于 6.5-T 標(biāo)準(zhǔn)單元庫，一個(gè)半軌道用于電源和接地，另外五個(gè)是用于信號(hào)的中端互連軌道。第一個(gè)挑戰(zhàn)是將需求減少到僅四個(gè)中間金屬 (MINT) 軌道。

挑戰(zhàn)在于，當(dāng)最低的 MINT 層需要連接上兩個(gè)軌道和下兩個(gè)軌道（但顯然不是將所有四個(gè)軌道連接在一起）時(shí)，每個(gè)單元的中間都有一個(gè)非常緊密的切口。該過程需要通過間隔定義的切割來增強(qiáng)，因?yàn)閭鹘y(tǒng)的光刻無法提供所需的精度。該間隔物定義的切割是縮放助推器的一個(gè)示例。

但是這個(gè)行業(yè)能走多低呢？是否有可能只使用三個(gè) MINT 曲目？如果設(shè)計(jì)人員堅(jiān)持使用標(biāo)準(zhǔn)的雙鰭晶體管，答案是否定的，因?yàn)殡p鰭 P 晶體管和雙鰭 N 晶體管都沒有空間。但是，單個(gè) FinFET 確實(shí)沒有足夠的電流驅(qū)動(dòng)，因此由此產(chǎn)生的性能將遜色于上一代工藝，這是朝著錯(cuò)誤的方向發(fā)展。

然而，環(huán)柵 (GAA) 晶體管結(jié)構(gòu)有很多前景。大多數(shù)制造商似乎正在探索的方法是三層堆疊納米片。三層堆疊的納米片具有三個(gè)穿過柵極的通道，它們不是圓形的，而是扁平成橢圓形（盡管“片”這個(gè)名字使它聽起來更像一張紙，而不是稍微扁平的線）。這種方法提供了比上一代更多驅(qū)動(dòng)的所需特性，但僅在單鰭鰭式場(chǎng)效應(yīng)晶體管的區(qū)域內(nèi)。這有可能讓設(shè)計(jì)人員從單元中消除更多的軌道，但這需要對(duì)過程進(jìn)行更多的調(diào)整——另一個(gè)縮放助推器。

GAA 水平納米片與四個(gè) MINT 軌道標(biāo)準(zhǔn)單元一樣，當(dāng)使用 GAA 晶體管結(jié)構(gòu)時(shí)，單元的中心部分存在挑戰(zhàn)。設(shè)計(jì)人員需要將 M0A 延伸到單元的中間，以便 P 晶體管結(jié)構(gòu)可以連接到 N 晶體管。但這樣做的唯一方法是創(chuàng)建一些非常緊密的交錯(cuò)切割，這需要特殊處理，因?yàn)閮蓚€(gè)切割不能同時(shí)進(jìn)行。

像這樣的微小單元的另一個(gè)問題是可能沒有足夠的路由資源。通過一些縮放助推器，電池是可制造的。如果設(shè)計(jì)人員只查看單個(gè)單元，則似乎有足夠的路由資源供路由器拾取信號(hào)?，F(xiàn)實(shí)中是沒有的，而且當(dāng)設(shè)計(jì)者進(jìn)行布線實(shí)驗(yàn)時(shí)，會(huì)出現(xiàn)擁塞。另一個(gè)縮放助推器來救援：supervias。超通孔從多晶硅層一直延伸到第一金屬層，跳過了 MINT 層。通過超級(jí)過孔和少量單元重新設(shè)計(jì)，布線問題就消失了。

在此過程中，還有一些不需要縮放助推器幫助的進(jìn)一步可能性，即使一些細(xì)胞的高度增加一倍甚至三倍。這對(duì)于諸如 D 觸發(fā)器 (DFF) 等更復(fù)雜的觸發(fā)器尤其重要，因?yàn)橘Y源有限，只有三個(gè) MINT 軌道，如果在單行中實(shí)現(xiàn)，最終會(huì)成為非常長(zhǎng)的標(biāo)準(zhǔn)單元。

如果設(shè)計(jì)人員可以在雙排甚至三排中實(shí)現(xiàn) DFF 和其他大型標(biāo)準(zhǔn)單元，則使用的面積會(huì)小得多。當(dāng)然，貼片機(jī)需要迎接挑戰(zhàn)，具備在同一區(qū)域內(nèi)放置多高度標(biāo)準(zhǔn)電池的能力。路由器需要能夠?qū)⑺鼈冞B接起來，但這只是一個(gè)小的調(diào)整。

為了達(dá)到 5 nm（盡管有些公司稱其為 7 nm，這可能會(huì)讓人感到困惑），設(shè)計(jì)人員從傳統(tǒng)的間距縮放中獲得了 35% 的間距減小，并且通過在具有 SAGC 的有源柵極上增加了 15% 的間距。

然后，為了降低到 3 nm，設(shè)計(jì)師再次獲得 35% 的間距縮放。但是設(shè)計(jì)人員需要通過從單元中切割出一條軌道并使用超級(jí)通孔和間隔物定義的切割來獲得另外 15% 的減少。對(duì)于 FinFET，這可能是我們能做的最好的事情。但是，如果設(shè)計(jì)人員采用新的器件架構(gòu)（或者可以使用單個(gè)鰭片），則可以消除另一條軌道以進(jìn)一步減少 15%。然后，設(shè)計(jì)師最終得到一個(gè) 42 nm 的 CPP、一個(gè) 21 nm 的金屬間距和一個(gè) 4.5-T 標(biāo)準(zhǔn)單元庫。

該行業(yè)距離最終確定 3 納米工藝還有幾年的時(shí)間，更不用說將其量產(chǎn)了。但與此同時(shí)，可以進(jìn)行包括構(gòu)建測(cè)試芯片在內(nèi)的實(shí)驗(yàn)，以幫助做出更明智的決策。與十年前不同，當(dāng)流程最終確定然后交給設(shè)計(jì)人員時(shí)，保持縮放繼續(xù)進(jìn)行的唯一方法是通過 DTCO 一起優(yōu)化設(shè)計(jì)和流程，因?yàn)閮H線性縮放是不夠的。

在 3 nm 處，可以合理地猜測(cè)布線密度通常會(huì)降低 50%，速度會(huì)提高 15% 到 20%，或者可以將速度提高視為在相同性能下功率大幅降低。

觀察高級(jí)節(jié)點(diǎn)開發(fā)繼續(xù)展開將會(huì)很有趣。

審核編輯 黃昊宇