和文件要求在vivado2019.2上嚴(yán)格正確執(zhí)行，要求無報(bào)錯(cuò)。
能解決的大神請(qǐng)加QQ 2257993511，希望這兩天解決。
2025-12-19 23:17:52
AMD Vivado 設(shè)計(jì)套件以文件和庫(kù)的形式提供仿真模型。仿真庫(kù)包含器件和 IP 的行為和時(shí)序模型。編譯后的庫(kù)可供多個(gè)設(shè)計(jì)項(xiàng)目使用。用戶必須在設(shè)計(jì)仿真之前通過名為 compile_simlib 的實(shí)用程序編譯這些文件，以便為目標(biāo)仿真器編譯仿真模型。
2025-12-12 15:08:35
4555 
AMD Vivado Design Suite 2025.2 版本現(xiàn)已發(fā)布，新增對(duì) AMD Versal 自適應(yīng) SoC 的設(shè)計(jì)支持，包含新器件支持、QoR 功能及易用性增強(qiáng)。
2025-12-09 15:11:32722 Vivado2025.1配置MIG時(shí)出現(xiàn)報(bào)錯(cuò)
大家好，我是一名研一的學(xué)生，同時(shí)也是一名FPGA初學(xué)者，最近在使用vivado2025.1配置MIG的時(shí)候遇到了問題，具體問題如下：
我這個(gè)mig的配置
2025-12-07 11:43:41
根據(jù)書上說的編程FPGA的時(shí)候要選擇Flash參數(shù)為Part n25q128-3.3v，但是我使用vivado 2018.2連上去選擇flash的時(shí)候只有 Part n25q64-3.3v。
請(qǐng)問這是因?yàn)槲业?b class="flag-6" style="color: red">vivado有問題還是這個(gè) Hbird-E203板使用的是n25q64-3.3v呢？
2025-11-11 06:48:10
Hi 各位，我在嘗試使用Vivado 2018.2編譯E203的mcs文件，遇到如下兩個(gè)問題：
1. 按照書中步驟運(yùn)行，執(zhí)行完make mcs之后得到的mcs文件與git中預(yù)編譯出來的mcs文件有
2025-11-11 06:04:55
大家好，我嘗試用make bit生成bit文件，在vivado綜合日志中出現(xiàn)很多模塊has unconnected port，只是warning可以成功生成bit文件。在相關(guān)模塊的例化文件中發(fā)現(xiàn)這些模塊的對(duì)應(yīng)port沒有給出連接，想問下這些port是不必要并不影響模塊的使用所以省略嗎
2025-11-10 07:28:36
vivado中，怎么將e203內(nèi)核源代碼封裝成ip核，并添加總線？
2025-11-10 07:22:49
本人用的板子是Xilinx的XC7A100TFGG484-2L，編譯軟件是vivado2017.4。目前比特流已經(jīng)成功生成，我已經(jīng)把其固化進(jìn)了板子中。現(xiàn)在的我想在我固化后的板子里面裝一個(gè)linux操作系統(tǒng)，應(yīng)該如何做？
2025-11-07 07:32:38
報(bào)錯(cuò)就是not declare u_e203top_soc
2025-11-07 06:18:52
前提條件：
1）開發(fā)板是Digilent的ARTY A7-35T開發(fā)版，也就是《手把手教你設(shè)計(jì)CPU-RISC-V處理器》中介紹的那塊板子
2）vivado安裝正常，可以啟動(dòng)，跑make mcs
2025-11-07 06:05:07
本文利用NucleiStudio IDE 和 vivado 對(duì) NICE demo協(xié)處理器進(jìn)行軟硬件聯(lián)合仿真。
1. 下載demo_nice例程：https://github.com
2025-11-05 13:56:02
購(gòu)買了HummingBird Evaluation kit，按照書本的指示，
（1）連接FPGA JTAG
（2）連接電源，并上電
（3）打開vivado，并進(jìn)入Hardware manager，發(fā)現(xiàn)沒有找到HummingBird Evaluation kit
可能的原因是什么？多謝！
2025-11-05 07:11:49
第一步 選擇RTL文件
創(chuàng)建Vivado工程后，將e203_hbirdv2-masterrtle203下的所有Verilog文件加入工程；
此外還有fpgamcu200tsrc目錄
2025-11-05 06:25:59
是Digilent的FPGA板卡，我們可以參考這個(gè)工程修改成我們的FPGA。依次執(zhí)行以下命令。第二個(gè)直接使用“setup”可以打開vivado的gui查看整個(gè)工程。
make install CORE
2025-10-31 08:46:40
一、隊(duì)伍介紹
本篇為蜂鳥E203系列分享第一篇。本篇介紹的內(nèi)容是Hbirdv2在vivado2018.3上的仿真工作。
二、前言
仿真前，我們首先需要獲得仿真需要的.verilog文件，我們
2025-10-31 08:43:38
;Run Behavioral Simulation之后，會(huì)出現(xiàn)如下圖界面，此時(shí)，在Tcl Console中并沒有出現(xiàn)仿真結(jié)果。
沒有出現(xiàn)仿真結(jié)果的原因是沒有給Vivado時(shí)間進(jìn)行仿真，解決方法
2025-10-31 06:24:20
分享一代E203的vivado調(diào)試方法（windows/linux皆可）。比賽小隊(duì)名：強(qiáng)強(qiáng)聯(lián)合隊(duì)。報(bào)名編號(hào)：CICC1316
1.新建vivado項(xiàng)目
此處注意勾選Do not specify
2025-10-31 06:14:34
970PRO 1TB和金士頓 A2000 500GB。
板級(jí)測(cè)試工程的搭建基于 Vivado2019.1， 使用 Vivado 將 NoP 邏輯加速引擎封裝為用戶自定義 IP， 封裝后的 IP 如圖
2025-10-30 18:10:35
vivado綜合和實(shí)現(xiàn)完成后，在生成Bit文件時(shí)出現(xiàn)已知設(shè)計(jì)原理的DRC錯(cuò)誤。下面圖中的DRC LUTLP-1的loop錯(cuò)誤是設(shè)計(jì)可接受的的。
且對(duì)仿真結(jié)果不影響，綜合實(shí)現(xiàn)都通過，到生成
2025-10-30 07:42:10
vivado綜合后時(shí)序?yàn)槔饕怯袃煞N原因?qū)е拢?1，太多的邏輯級(jí)
2，太高的扇出
分析時(shí)序違例的具體位置以及原因可以使用一些tcl命令方便快速得到路徑信息
2025-10-30 06:58:47
在Windows操作系統(tǒng)下使用vivado將設(shè)計(jì)的電路燒寫到MCU200T開發(fā)板上的FLASH中的方法。通過將硬件電路的比特流文件燒寫到板載FLASH內(nèi)，開發(fā)板上電時(shí)將自動(dòng)地從FLASH中讀取比特流
2025-10-29 08:21:12
我們?cè)谡{(diào)BUG的過程中單純利用引腳輸出中間變量的方法可能比較困難，因此我們?cè)趯?shí)際的開發(fā)過程中使用了ILA內(nèi)嵌式邏輯分析儀來進(jìn)行內(nèi)部信號(hào)的捕捉和觀察。
1、在E203的 vivado工程中打開IP
2025-10-29 08:03:17
在移植E203到自己的Genesys2開發(fā)板時(shí)候遇到時(shí)序問題的常見原因
1.在vivado中，連接的管腳的信號(hào)一般都會(huì)自動(dòng)添加OBUF或IBUF。
但是對(duì)于inout類型的接口，不會(huì)主動(dòng)添加
2025-10-29 07:04:09
4節(jié)的第1、2小節(jié)，直至生成mcs文件。此處mcs文件將通過命令生成。此外，還可以通過vivado工具生成mcs文件，具體流程如下：
(1) 首先修改E203 hbird源碼中的makefile文件
2025-10-29 06:57:46
4節(jié)的第1、2小節(jié)，直至生成mcs文件。此處mcs文件將通過命令生成。此外，還可以通過vivado工具生成mcs文件，具體流程如下：
(1) 首先修改E203 hbird源碼中的makefile文件
2025-10-29 06:37:01
軟件版本是vivado2020.1，開發(fā)板是MCU200T。由于習(xí)慣使用了Windows系統(tǒng)所以想在Windows上創(chuàng)建vivado項(xiàng)目進(jìn)行開發(fā)。但是由于Makefile更適合Linux系統(tǒng)，所以
2025-10-28 07:19:22
燒錄的介紹哦。但是ddr200t的板子有專用的JTAG燒寫risc-v，Arty并沒有。所以我們需要把FPGA比特流文件和C語(yǔ)言編譯文件一起通過vivado的平臺(tái)燒錄至FPGA中。這就涉及到2個(gè)
2025-10-28 06:26:05
，這里介紹一種可以直接在windows環(huán)境下使用vivado生成system.bit和system.mcs文件的方法。
1.在windows環(huán)境安裝vivado，準(zhǔn)備好e203_hbirdv2工程
2025-10-27 08:25:28
在移植內(nèi)核時(shí)，用VIVADO進(jìn)行綜合實(shí)現(xiàn)后會(huì)出現(xiàn)時(shí)序違例，如圖：
雖然可以上板正常進(jìn)行開發(fā)，但是還是想把這些違例解決下^_^
檢查后，發(fā)現(xiàn)是 apb_adv_timer 這條路徑報(bào)的違例，解決方式
2025-10-27 07:32:41
環(huán)境：Vivado2018.3、NucleiStudio_IDE_202102-win64
內(nèi)容：Vivado仿真e203_hbirdv2跑whetstone跑分
以下提供可以在Vivado
2025-10-27 07:21:04
在windows環(huán)境下實(shí)現(xiàn)移植流程，因?yàn)榘遄邮遣罘謺r(shí)鐘，在最初移植的過程中時(shí)序報(bào)告一直出錯(cuò)，經(jīng)過調(diào)整分頻設(shè)置之后可以成功生成bit文件。本文章帶大家完成vivado階段所有工作，從源代碼到生成bit
2025-10-27 07:16:17
設(shè)置中：
另外，自動(dòng)糾錯(cuò)實(shí)際上還是用了仿真軟件的工具，例如vivado、iverilog、modelsim等。下面介紹如何利用vivado的工具xvlog。
一般情況下，xvlog在vivado
2025-10-27 07:07:03
https://www.rvmcu.com/community-topic-id-386.html
以上鏈接為如何生成.verilog，并在VIVADO中生成波形的例子。我們?cè)趯?shí)踐過程中，發(fā)現(xiàn)了兩個(gè)
2025-10-27 06:41:49
由于開發(fā)板可能不能第一時(shí)間拿到手，而這時(shí)候我們要開始相關(guān)的工作，所以我們需要找到一種方法在沒有開發(fā)板下能夠推進(jìn)進(jìn)度，本文主要介紹在Vivado下進(jìn)行drystone的仿真跑分。
創(chuàng)建一個(gè)Vivado
2025-10-27 06:35:08
主要有兩個(gè)方法：
1、將itcm中的ram替換為vivado的bram ip核，通過ip核配置時(shí)，加載.verilog文件。
2、在/rtl/e203/general/sirv_sim_ram.v中
2025-10-27 06:04:31
Vivado移植過程
本次板級(jí)驗(yàn)證基于vivado.2020.02，完成工程建立，所用FPGA板型為：xc7a200tfbg484-2，主要挑幾個(gè)上板易錯(cuò)點(diǎn)進(jìn)行分享。
2.1 時(shí)鐘和復(fù)位IP核添加
2025-10-24 13:50:43
在添加浮點(diǎn)運(yùn)算單元時(shí)，可以引用開源的浮點(diǎn)運(yùn)算器以簡(jiǎn)化所需工作任務(wù)壓力。在此我們采用了FPnew這個(gè)開源工程，再次介紹一些如何將其導(dǎo)成vivado工程。
首先在github上下載fpnew工程文件
2025-10-24 11:08:41
主要內(nèi)容是介紹一下如何解決將e203的rtl導(dǎo)入vivado后，報(bào)語(yǔ)法錯(cuò)誤的問題。
二、分享內(nèi)容
如圖所示，導(dǎo)入源碼后跑仿真，會(huì)報(bào)語(yǔ)法錯(cuò)誤。
這是因?yàn)檫@些文件里面有用system verilog
2025-10-24 09:49:19
已有的vivado工程中將simulation文件加入sim_source：
將top.v加入，并設(shè)置到頂層：
修改tb_top.v文件（https://www.rvmcu.com
2025-10-24 09:39:56
由于開發(fā)板可能不能第一時(shí)間拿到手，而這時(shí)候我們要開始相關(guān)的工作，所以我們需要找到一種方法在沒有開發(fā)板下能夠推進(jìn)進(jìn)度，本文主要介紹在Vivado下進(jìn)行drystone的仿真跑分。
創(chuàng)建一個(gè)Vivado
2025-10-24 07:36:49
我們?cè)谧鰠①愓n題的過程中發(fā)現(xiàn)，上FPGA開發(fā)板跑系統(tǒng)時(shí)，有時(shí)需要添加vivado的ip核。但是vivado仿真比較慢，vcs也不能直接對(duì)添加了vivado ip核的soc系統(tǒng)進(jìn)行仿真。在這種情況下
2025-10-24 07:28:03
在做vivado綜合時(shí)和FPGA下載程序時(shí)，我們碰到以下問題，并找出了對(duì)應(yīng)的解決方案。
1.could not open include file”e203_defines.v”問題
在做
2025-10-24 07:12:12
首先是在進(jìn)行處理器優(yōu)化時(shí)，需要觀察信號(hào)波形debug，那么就需要使用nuclei studio編譯相關(guān)benchmark，產(chǎn)生.verilog文件在vivado中跑testbench。對(duì)于如何編譯
2025-10-24 07:08:39
Vivado浮點(diǎn)數(shù)IP核的握手信號(hào)
我們的設(shè)計(jì)方案中，F(xiàn)PU計(jì)算單元將收到的三條數(shù)據(jù)和使能信號(hào)同步發(fā)給20多個(gè)模塊，同時(shí)只有一個(gè)模塊被時(shí)鐘使能，進(jìn)行計(jì)算，但結(jié)果都會(huì)保留，發(fā)給數(shù)選。計(jì)算單元還需接受
2025-10-24 07:01:36
vivado仿真運(yùn)行判斷狀態(tài)是否正確。
獲取二進(jìn)制代碼
在Nucleistudio中打開相關(guān)項(xiàng)目的Properties，按路徑打開C/C++ Build ->setting，找到
2025-10-24 06:46:36
vivado仿真運(yùn)行判斷狀態(tài)是否正確。
獲取二進(jìn)制代碼
在Nucleistudio中打開相關(guān)項(xiàng)目的Properties，按路徑打開C/C++ Build ->setting，找到
2025-10-24 06:31:26
Vivado浮點(diǎn)數(shù)IP核的一些設(shè)置注意點(diǎn)
我們?cè)?b class="flag-6" style="color: red">vivado2018.3中使用了Floating-point(7.1)IP核，可以自定義其計(jì)算種類及多模式選擇。有時(shí)多種計(jì)算可以用同一個(gè)IP核實(shí)
2025-10-24 06:25:22
Hardware Manager。
將板子與電腦通過數(shù)據(jù)線連接，這里使用的DDR200T開發(fā)板需要將數(shù)據(jù)線連接到FPGA_JTAG接口，打開開發(fā)板電源，在Vivado中選擇Open Target-Auto
2025-10-23 08:28:02
承接上篇介紹如何生成bin文件的文章，首先打開vivado，點(diǎn)擊open hardware manager
連接好板子后，點(diǎn)擊open target -auto connect
然后右鍵點(diǎn)擊
2025-10-23 07:42:44
編譯完成后，我們會(huì)在工程目錄下發(fā)現(xiàn)生成了.verilog文件，此即為我們仿真需用到的文件，可以將改文件復(fù)制保存在tb目錄下
聯(lián)合仿真
在我們前面創(chuàng)建的Vivado工程中添加仿真文件
2025-10-23 06:22:05
在搬運(yùn)官方e203核的時(shí)候，會(huì)出現(xiàn)以下報(bào)錯(cuò)
此時(shí)我們需要改變文件格式
將其修改：
即可
2025-10-23 06:10:20
本帖欲分享如何在vivadoHLS中使用.TLite模型。在Vivado HLS中導(dǎo)入模型后，需要設(shè)置其輸入和輸出接口以與您的設(shè)計(jì)進(jìn)行適配。
1. 在Vivado HLS項(xiàng)目中導(dǎo)入模型文件
可以
2025-10-22 06:29:32
如標(biāo)題所示，我們分享如何在Vivado上仿真蜂鳥SOC，仿真NucleiStudio編譯好的程序
具體步驟
1. 將蜂鳥soc移植到Vivado
只要將端口映射好，注意配置好時(shí)鐘和bank
2025-10-21 11:08:55
這列出了定義板上可用的不同JTAG鏈。每個(gè)鏈都列在下面<jtag_chain>以及鏈的名稱，以及定義名稱和鏈中組件的位置。
2025-10-15 10:21:50454 
我自己畫的底板，底板主要提供5V、接地以及JTAG連接器。但是插上XC7A35T的核心板后，vivado顯示找不到target（vivado截圖見圖1）。圖2-3是我的底板原理圖，原理圖和pcb文件在附件，求大佬指點(diǎn)迷津??！*附件：PCB_Project_1.rar
2025-10-13 16:05:54
我們還將帶您了解在 AMD Zynq UltraScale+ MPSoC 開發(fā)板與 AMD Versal 自適應(yīng) SoC 開發(fā)板上使用 IP integrator 時(shí)，兩種設(shè)計(jì)流程之間存在的差異。
2025-10-07 13:02:001944 
隨著 AMD Spartan UltraScale+ 系列現(xiàn)已投入量產(chǎn)，解鎖其功能集的最快途徑便是采用最新 AMD Vivado 工具版本（ 2025.1 或更高版本）和全新操作指南資源。該集
2025-09-23 09:15:551390 
進(jìn)行一個(gè)簡(jiǎn)單的讀寫操作。簡(jiǎn)單示范一下雷龍SDNAND的使用用途。創(chuàng)建新的Vivado工程并命名為“rw_sd”，根據(jù)開發(fā)板型號(hào)選擇相應(yīng)的芯片型號(hào)。工程創(chuàng)建完成后創(chuàng)建
2025-09-22 14:30:15396 
許多硬件問題只有在整個(gè)集成系統(tǒng)實(shí)時(shí)運(yùn)行的過程中才會(huì)顯現(xiàn)出來。AMD Vivado ChipScope 提供了一套完整的調(diào)試流程，可在系統(tǒng)運(yùn)行期間最大限度提升對(duì)可編程邏輯的觀測(cè)能力，助力設(shè)計(jì)調(diào)試。
2025-09-05 17:08:411023 利用vivado進(jìn)行設(shè)計(jì)xilinx FPGA時(shí)，寫完設(shè)計(jì)代碼和仿真代碼后，點(diǎn)擊run simulation（啟動(dòng)modelsim進(jìn)行仿真）。
2025-08-30 14:22:171157 
Cortex A72 (QEMU) 上運(yùn)行的固件進(jìn)行仿真，該固件會(huì)訪問當(dāng)前 AMD Vivado Design Suite 仿真中正在進(jìn)行仿真的 PL 中的 IP。本文將使用 Versal VCK190 和 Vivado 2024.2 來生成仿真環(huán)境。
2025-08-06 17:21:251804 
在使用 AMD Vivado Design Suite 對(duì)開發(fā)板（Evaluation Board）進(jìn)行 FPGA 開發(fā)時(shí)，我們通常希望在創(chuàng)建工程時(shí)直接選擇開發(fā)板，這樣 Vivado 能夠自動(dòng)配置
2025-07-15 10:19:431521 
最近我們分享了開發(fā)者分享｜AMD Vitis HLS 系列 1 - AMD Vivado IP 流程（Vitis 傳統(tǒng) IDE）和開發(fā)者分享｜AMD Vitis HLS 系列 2：AMD
2025-07-02 10:55:321260 
turbo 譯碼器IP核沒有輸出，不知道哪里出了問題，有經(jīng)驗(yàn)的小伙伴幫忙看看啊
搭建了turbo 譯碼器IP核測(cè)試工程，用Matlab產(chǎn)生的數(shù)據(jù)源，調(diào)用turbo編碼器生成編碼數(shù)據(jù)，將編碼后的數(shù)據(jù)給turbo譯碼器IP核，控制接口配置了flush、standard、size，輸入接口送的是編碼后量化的數(shù)據(jù)，因?yàn)榫幋a輸出的是1bit（0或1），量化為5位有符號(hào)數(shù)，小數(shù)部分配0，對(duì)應(yīng)fix8_3，last和最后一位輸入數(shù)據(jù)對(duì)齊，等s_axis_data_tready拉高以后輸入數(shù)據(jù)。
譯碼器輸出的m_axis_debug_tdata有輸出，但不知道都代表哪些信息，m_axis_hstat_tdatah和m_axis_hdata_tdata都沒有輸出，不知道是哪里有問題，請(qǐng)有經(jīng)驗(yàn)的友友幫忙看一下。
2025-06-23 17:39:24
這篇文章在開發(fā)者分享｜AMD Vitis HLS 系列 1 - AMD Vivado IP 流程（Vitis 傳統(tǒng) IDE） 的基礎(chǔ)上撰寫，但使用的是 AMD Vitis Unified IDE，而不是之前傳統(tǒng)版本的 Vitis HLS。
2025-06-20 10:06:152067 
AMD Vivado Design Suite 2025.1 現(xiàn)已推出，支持 AMD Spartan UltraScale+ 和新一代 Versal 器件。這一最新版本還新增了多項(xiàng)功能，可顯著提升 Versal SSIT 器件的 FMAX 值，并對(duì)所有系列產(chǎn)品在 IP 集成和功能驗(yàn)證方面的易用性進(jìn)行了改進(jìn)。
2025-06-16 15:16:041342 本文逐步演示了如何使用 AMD Vitis HLS 來創(chuàng)建一個(gè) HLS IP，通過 AXI4 接口從存儲(chǔ)器讀取數(shù)據(jù)、執(zhí)行簡(jiǎn)單的數(shù)學(xué)運(yùn)算，然后將數(shù)據(jù)寫回存儲(chǔ)器。接著會(huì)在 AMD Vivado Design Suite 設(shè)計(jì)中使用此 HLS IP，并使用嵌入式 Vitis 應(yīng)用控制此 HLS IP。
2025-06-13 09:50:111447 
在Vivado中，VIO（Virtual Input/Output）是一種用于調(diào)試和測(cè)試FPGA設(shè)計(jì)的IP核，它允許設(shè)計(jì)者通過JTAG接口實(shí)時(shí)讀取和寫入FPGA內(nèi)部的寄存器，從而檢查設(shè)計(jì)的運(yùn)行狀態(tài)并修改其行為。VIO IP核提供了一個(gè)簡(jiǎn)單易用的接口，使得用戶可以輕松地與FPGA內(nèi)部寄存器進(jìn)行交互。
2025-06-09 09:32:063371 
本文講述了如何使用 One Spin 檢查 AMD Vivado Design Suite Synth 的結(jié)果（以 Vivado 2024.2 為例）。
2025-05-19 14:22:261111 
傳統(tǒng)上，使用門控時(shí)鐘是 ASIC 設(shè)計(jì)中降低系統(tǒng)功耗的常見方法。通過門控時(shí)鐘，可在非必要時(shí)阻止整組寄存器的狀態(tài)轉(zhuǎn)換。
2025-05-14 09:05:242074 
大家好，
我已經(jīng)嘗試過 AN65974 指南 pdf 并下載了 fpga rtl vhdl 文件夾的示例。 我做了一些配置，例如輸入圖像和相關(guān)信號(hào)。 在 vivado 2018.2 中進(jìn)行仿真
2025-05-12 06:58:25
設(shè)計(jì)、編譯、交付，輕松搞定。更快更高效。 Vivado 設(shè)計(jì)套件提供經(jīng)過優(yōu)化的設(shè)計(jì)流程，讓傳統(tǒng) FPGA 開發(fā)人員能夠加快完成 Versal 自適應(yīng) SoC 設(shè)計(jì)。 面向硬件開發(fā)人員的精簡(jiǎn)設(shè)計(jì)流程
2025-05-07 15:15:091170 
Architectural Configuration選擇為并行模式，具有單周期數(shù)據(jù)吞吐量和較大的硅面積。具有并行結(jié)構(gòu)配置的CORDIC核使用移位相加子級(jí)數(shù)組并行實(shí)現(xiàn)這些移位相加操作。該并形電路的實(shí)現(xiàn)規(guī)模與（內(nèi)部精度 * 迭代次數(shù)）成正比。
2025-05-03 18:16:001393 
下面是調(diào)用的DDR3模塊的，模塊的倒數(shù)第二行是，模塊的時(shí)鐘輸入，時(shí)鐘源來自PLL產(chǎn)生的系統(tǒng)時(shí)鐘的倍頻。
2025-05-03 10:21:001339 
大家好，歡迎來到至芯科技FPGA煉獄營(yíng)地，準(zhǔn)備開啟我們的偉大征程！正所謂“兵馬未動(dòng)，糧草先行”，戰(zhàn)前的準(zhǔn)備自是必不可少，在FPGA的漫漫沙場(chǎng)，我們何以入場(chǎng)，何以取勝呢？在這里我們?yōu)楦魑粦?zhàn)友準(zhǔn)備了vivado 2018.3的使用教程。
2025-04-30 14:14:183068 
Vivado中時(shí)序分析工具默認(rèn)會(huì)分析設(shè)計(jì)中所有時(shí)鐘相關(guān)的時(shí)序路徑，除非時(shí)序約束中設(shè)置了時(shí)鐘組或false路徑。使用set_clock_groups命令可以使時(shí)序分析工具不分析時(shí)鐘組中時(shí)鐘的時(shí)序路徑，使用set_false_path約束則會(huì)雙向忽略時(shí)鐘間的時(shí)序路徑
2025-04-23 09:50:281079 
求助各位大佬，蜂鳥N203移植到xilinx ZCU104板子上，用JTAG調(diào)試的時(shí)候出現(xiàn)這樣的錯(cuò)誤
在vivado里面跟JTAG有關(guān)的約束如下：
在調(diào)試的時(shí)候，用的是Nuclei官方的調(diào)試器
2025-04-17 06:33:29
為了盡快把新產(chǎn)品推向市場(chǎng)，數(shù)字系統(tǒng)的設(shè)計(jì)者需要考慮如何加速設(shè)計(jì)開發(fā)的周期。設(shè)計(jì)加速主要可以從“設(shè)計(jì)的重用”和“抽象層級(jí)的提升”這兩個(gè)方面來考慮。Xilinx 推出的 Vivado HLS 工具可以
2025-04-16 10:43:121432 
Vivado的時(shí)序約束是保存在xdc文件中，添加或創(chuàng)建設(shè)計(jì)的工程源文件后，需要?jiǎng)?chuàng)建xdc文件設(shè)置時(shí)序約束。時(shí)序約束文件可以直接創(chuàng)建或添加已存在的約束文件，創(chuàng)建約束文件有兩種方式：Constraints Wizard和Edit Timing Constraints，在綜合后或?qū)崿F(xiàn)后都可以進(jìn)行創(chuàng)建。
2025-03-24 09:44:174561 
求助各位大佬，蜂鳥N203移植到xilinx ZCU104板子上，用JTAG調(diào)試的時(shí)候出現(xiàn)這樣的錯(cuò)誤
在vivado里面跟JTAG有關(guān)的約束如下：
在調(diào)試的時(shí)候，用的是Nuclei官方的調(diào)試器
2025-03-07 16:46:40
e203自定義指令硬件模塊設(shè)計(jì)，修改內(nèi)核，綜合沒錯(cuò)誤，軟件也修改工具鏈通過并產(chǎn)生verilog文件，但在vivado硬件里自定義指令識(shí)別為非法指令怎么解決
2025-03-07 07:34:21
Xilinx的FIR IP核屬于收費(fèi)IP，但是不需要像 Quartus那樣通過修改license文件來破解。如果是個(gè)人學(xué)習(xí)，現(xiàn)在網(wǎng)絡(luò)上流傳的license破解文件在破解Vivado的同時(shí)也破解
2025-03-01 14:44:192709 
本文使用 DDS 生成三個(gè)信號(hào)，并在 Vivado 中實(shí)現(xiàn)低通濾波器。低通濾波器將濾除相關(guān)信號(hào)。
2025-03-01 14:31:372585 
本文檔涵蓋了如何驅(qū)動(dòng) AMD Vivado Design Suite 來分析和改善您的設(shè)計(jì)。
2025-02-19 11:22:26989 
1、計(jì)算機(jī)、微電子、電子工程等相關(guān)專業(yè)碩士；
2、熟悉數(shù)字集成電路基本原理、設(shè)計(jì)技巧、設(shè)計(jì)流程及相關(guān)EDA工具；
3、精通Verilog語(yǔ)言，熟悉AMBA協(xié)議；
4、有FPGA開發(fā)或SOC設(shè)計(jì)經(jīng)驗(yàn)優(yōu)先；
5、具有較強(qiáng)的獨(dú)立工作能力、良好的團(tuán)隊(duì)合作精神。
2025-02-11 18:03:44
在 AMD Vivado Design Suite 2024.2 版本中，Advanced Flow 自動(dòng)為所有 AMD Versal 自適應(yīng) SoC 器件啟用。請(qǐng)注意，Advanced Flow
2025-01-23 09:33:321440 
在最新發(fā)布的 AMD Vivado Design Suite 2024.2 中，引入的新特性之一是啟用了僅適用于 AMD Versal 自適應(yīng) SoC 器件的 Advanced Flow 布局布線
2025-01-17 10:09:271251 
電子發(fā)燒友網(wǎng)站提供《Vivado Design Suite用戶指南: 設(shè)計(jì)分析與收斂技巧.pdf》資料免費(fèi)下載
2025-01-15 15:28:44
2 電子發(fā)燒友網(wǎng)站提供《Vivado Design Suite用戶指南:邏輯仿真.pdf》資料免費(fèi)下載
2025-01-15 15:25:580 Vivado Tcl零基礎(chǔ)入門與案例實(shí)戰(zhàn)-高亞軍編寫
2025-01-14 11:13:49
硬件：
一 米爾-Xilinx XC7A100T FPG
二 12V電源適配器
三 下載器
四 win10筆記本
軟件：
一 Vivado （指導(dǎo)手冊(cè)有詳細(xì)的安裝下載流程）
二 官方示例工程
這個(gè)
2025-01-12 10:10:40
硬件：
一Xilinx XC7A100T FPGA開發(fā)板
二12V電源適配器
三下載器
四 win10筆記本
軟件：
一Vivado （指導(dǎo)手冊(cè)有詳細(xì)的安裝下載流程）
二官方按鍵示例工程
按鍵示例
2025-01-09 16:08:51
一 傅里葉變換FFT 想必大家對(duì)傅里葉老人家都不陌生了，網(wǎng)上也有這方面的很多資料。通過FFT將時(shí)域信號(hào)轉(zhuǎn)換到頻域，從而對(duì)一些在時(shí)域上難以分析的信號(hào)在頻域上進(jìn)行處理。在這里，我們需要注意采樣頻率、FFT采樣點(diǎn)數(shù)這兩個(gè)參數(shù)： 根據(jù)奈奎斯特采樣定理，采樣頻率需大于信號(hào)頻率的兩倍； FFT采樣點(diǎn)數(shù)，代表對(duì)信號(hào)在頻域的采樣數(shù)； 采樣頻率Fs和采樣點(diǎn)數(shù)N決定了信號(hào)的頻域分辨力，即分辨力=Fs/N，即N越大，頻域分辨力越好，反之頻域分辨力越差。 二
2025-01-08 11:33:443264 
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