（文章來(lái)源：百家號(hào)）

時(shí)鐘是FPGA設(shè)計(jì)中最重要的信號(hào)，F(xiàn)PGA系統(tǒng)內(nèi)大部分器件的動(dòng)作都是在時(shí)鐘的上升沿或者下降沿進(jìn)行。無(wú)論是在輸入，輸出或是寄存器與寄存器之間，只要設(shè)計(jì)到時(shí)鐘上升沿或者下降沿的采樣，就會(huì)提到建立時(shí)間（setup time） 和保持時(shí)間（hold time） 。

建立時(shí)間（Tsu：set up time）是指在時(shí)鐘沿到來(lái)之前數(shù)據(jù)從不穩(wěn)定到穩(wěn)定所需的時(shí)間，如果建立的時(shí)間不滿(mǎn)足要求那么數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被穩(wěn)定的打入觸發(fā)器；保持時(shí)間（Th：hold time）是指數(shù)據(jù)穩(wěn)定后保持的時(shí)間，如果保持時(shí)間不滿(mǎn)足要求那么數(shù)據(jù)同樣也不能被穩(wěn)定的打入觸發(fā)器。建立時(shí)間和保持時(shí)間這兩個(gè)指標(biāo)說(shuō)明器件本身不是理想的（有時(shí)延等），正是這個(gè)不理想的特性，限制了FPGA的時(shí)鐘工作頻率。

首先我們都知道setup time 和holdup time是由器件決定的，并不是說(shuō)可以隨著你FPGA設(shè)計(jì)的改變而改變。那么FPGA時(shí)鐘頻率是怎么計(jì)算的呢，在不考慮時(shí)鐘延時(shí)抖動(dòng)等條件下，一個(gè)信號(hào)從觸發(fā)器的D端到Q端的延時(shí)假設(shè)是Tcd，從Q端出來(lái)之后會(huì)經(jīng)過(guò)組合電路延時(shí)，這里注意即使沒(méi)有組合電路，就單單經(jīng)過(guò)導(dǎo)線(xiàn)也是有延時(shí)的，這個(gè)延時(shí)稱(chēng)作Tdelay，經(jīng)過(guò)這個(gè)延時(shí)之后，信號(hào)將要去下一個(gè)觸發(fā)器，而且必須要滿(mǎn)足觸發(fā)器的建立時(shí)間tsetup，不然時(shí)鐘無(wú)法采樣到穩(wěn)定的數(shù)據(jù)。所以這三個(gè)時(shí)間加起來(lái)應(yīng)該比時(shí)鐘周期要小，否則數(shù)據(jù)無(wú)法打入下一個(gè)觸發(fā)器，那就會(huì)進(jìn)入亞穩(wěn)態(tài)。

至于FPGA時(shí)鐘頻率與holdup time的關(guān)系，具體做設(shè)計(jì)的時(shí)候還是需要滿(mǎn)足Tcd+Tdelay+TsetupTholdup，也就是說(shuō)Tholdup 決定了最短路徑的下限，也就是說(shuō)組合邏輯是不能太大也不能太小的。這就是hold time 能起作用的地方吧。其實(shí)一般都能滿(mǎn)足保持時(shí)間，一般只要考慮都是要滿(mǎn)足建立時(shí)間。

建立時(shí)間與保持時(shí)間的簡(jiǎn)單示意圖如下圖1所示，在圖1中我們看到clk_r3的前后各有一條虛線(xiàn)，前一條虛線(xiàn)（最左邊的虛線(xiàn)，左邊代表出現(xiàn)時(shí)間早，與modelsim仿真時(shí)信號(hào)依次從左往右出現(xiàn)）到clk_r3上升沿的這段時(shí)間即為建立時(shí)間，clk_r3上升沿到后一條虛線(xiàn)（最右邊的虛線(xiàn)）的這段時(shí)間即為保持時(shí)間。前面對(duì)建立時(shí)間和保持時(shí)間下定義時(shí)提到過(guò)，在這段時(shí)間內(nèi)不能夠有數(shù)據(jù)的變化，數(shù)據(jù)必須保持穩(wěn)定。而在這個(gè)波形中，也確實(shí)沒(méi)有看到在建立時(shí)間和保持時(shí)間內(nèi)，reg3in的數(shù)據(jù)有任何的變化，因此我們可以穩(wěn)定的將reg3in的數(shù)據(jù)鎖存到reg3的輸出reg3out中。

如下圖2所示的波形，同樣的一些信號(hào)，但我們發(fā)現(xiàn)reg3in在clk_r3的建立時(shí)間內(nèi)發(fā)生了變化，這帶來(lái)的后果就是clk_r3上升沿鎖存到的reg3in數(shù)據(jù)不確定，那么隨后的reg3out值也會(huì)處于一個(gè)不確定狀態(tài)。比如第一個(gè)時(shí)鐘周期，原本reg3in應(yīng)該是穩(wěn)定的低電平，但是由于整個(gè)路徑上的延時(shí)時(shí)間（Tcd+Tdelay）過(guò)長(zhǎng)，導(dǎo)致了reg3in在clk_r3的建立時(shí)間內(nèi)數(shù)據(jù)還未能穩(wěn)定下來(lái)，在建立時(shí)間內(nèi)信號(hào)出現(xiàn)了電平從高到低的變化，即不穩(wěn)定的狀態(tài)，那么導(dǎo)致的后果就是reg3out的最終輸出不是確定的狀態(tài)，很可能是忽高忽低的亞穩(wěn)態(tài)，而不是原本期望的低電平。