引 言

1964年美國(guó)JPL實(shí)驗(yàn)室處理了太空船“徘徊者七號(hào)”發(fā)回的月球照片，標(biāo)志著數(shù)字圖像處理技術(shù)開始得到實(shí)際應(yīng)用。隨著基于實(shí)時(shí)圖像處理的視覺(jué)測(cè)量理論及應(yīng)用技術(shù)的迅速發(fā)展，可獨(dú)立運(yùn)行的視頻信號(hào)數(shù)字處理平臺(tái)已成為視覺(jué)測(cè)量領(lǐng)域的一個(gè)發(fā)展趨勢(shì)。本文主要研究高速實(shí)時(shí)圖像處理系統(tǒng)中的圖像采集、處理技術(shù)，采用FPGA和通用DSP相結(jié)合的方法，充分發(fā)揮FPGA加通用DSP結(jié)構(gòu)的靈活性及實(shí)時(shí)處理能力。

1、 系統(tǒng)設(shè)計(jì)

圖1為系統(tǒng)硬件結(jié)構(gòu)框圖。

1.1 硬件設(shè)計(jì)方案

系統(tǒng)采用兩片TI公司的TMS320C6416為核心處理器，最大峰值速率為9600MIPS， DSPA的64bit EMIFA連接FPGA與片外大容量SDRAM，并可與FIFO無(wú)縫連接；16bit的EMIFB連接片外8M FLASH存儲(chǔ)器，用于加載DSP的啟動(dòng)信息與FPGA的初始化配置。增強(qiáng)型直接存儲(chǔ)訪問(wèn)控制器（EDMA）與串行多通道緩沖串口（McBSP）可用于構(gòu)成FPGA與DSP之間的控制通道以及兩片DSP之間的控制信號(hào)傳輸通道。

FPGA連接兩片C6416的64bit/133MHz的EMIFA總線，或通過(guò)McBSP口相連。在FPGA的存儲(chǔ)擴(kuò)展結(jié)構(gòu)上，可連接兩組片外存儲(chǔ)器2MB的快速SBSRAM和32M的DDR SDRAM，這種雙存儲(chǔ)機(jī)制能夠在增強(qiáng)運(yùn)算的協(xié)處理能力及靈活性方面得到一定程度的優(yōu)化。例如SBSRAM提供的線性存儲(chǔ)模式，可用于在進(jìn)行類似于快速FFT運(yùn)算時(shí)開辟一個(gè)面向分塊的信號(hào)處理模式。

由于C6416具有32bit/33MHz的PCI總線接口，支持PCI2.2規(guī)范，最大傳輸速率達(dá)到132MB/s，系統(tǒng)采用PCI橋QL5604連接主機(jī)與Local Bus，總線搭載兩片C6416和FPGA，并可選擇搭配全局存儲(chǔ)器（Global SDRAM）。兩片C6416的數(shù)據(jù)傳輸可通過(guò)雙口RAM 或經(jīng)EMIF與FPGA內(nèi)建的FIFO進(jìn)行雙向傳輸，兩片C6416在運(yùn)算處理方面可以用流水線的方式并行計(jì)算，也可由基于總線的突發(fā)模式（Burst-Mode）進(jìn)行數(shù)據(jù)處理。

1.2 視頻圖像采集

本系統(tǒng)采用SAA7111A作為前端視頻解碼器，由于采用了I2C總線接口標(biāo)準(zhǔn)，在這里我們將I2C總線的控制電路集成到FPGA內(nèi)部［1］，如圖2。地址譯碼器產(chǎn)生相應(yīng)的讀/ 寫操作地址，寫移位寄存器將地址信息或數(shù)據(jù)信息經(jīng)過(guò)并/ 串轉(zhuǎn)換后發(fā)送到SDA上；讀移位寄存器將SDA上接收的數(shù)據(jù)存入雙向數(shù)據(jù)鎖存器。

1.3 視頻圖像處理

SAA7111A對(duì)輸入的PAL格式的模擬圖像進(jìn)行A/D變換，由FPGA完成在隔行采樣方式下對(duì)FIFO的邏輯時(shí)序控制，包括SAA7111A輸出的行、場(chǎng)同步控制信號(hào)。

在圖像的幀存儲(chǔ)過(guò)程中，利用同步信號(hào)（RTS0、VREF、HREF）實(shí)現(xiàn)對(duì)采集起止點(diǎn)的控制，SAA7111A與SN74V235 FIFO的接口方式如圖3。由于SAA7111A沒(méi)有獨(dú)立的寫使能信號(hào)，因此，采用VERF和HREF的邏輯與非關(guān)系（）作為SN74V235的。當(dāng)一幀圖像存入幀鎖存器后，由FPGA發(fā)出控制信號(hào)，逐行寫入到FIFO中，達(dá)到半滿（HALF_FULL）狀態(tài)后，發(fā)出READY信號(hào)，由DSPA以DMA方式通過(guò)EMIFA口讀出一行數(shù)據(jù)，同時(shí)考慮到FIFO與SDRAM共用EMIFA總線，因此該步驟只需一次操作便可完成。

1.4 FPGA與DSP之間的連接

DSP通過(guò)EMIF接口總線連接到FPGA，EMIFA口的數(shù)據(jù)線、地址線、片選信號(hào)等與FPGA的I/O連接，將FPGA內(nèi)部存儲(chǔ)器映射到DSP地址空間，實(shí)現(xiàn)高速數(shù)據(jù)交換。在FPGA內(nèi)部構(gòu)建基于FIFO方式的EMIF接口模式，片使能信號(hào)和異步輸出使能信號(hào)用于產(chǎn)生FIFO的讀、寫使能信號(hào)。同時(shí)，Xilinx Virtex系列FPGA內(nèi)部集成Block RAM，可以配置成兩個(gè)端口完全獨(dú)立的真正的雙口RAM。雙端口Block RAM的一側(cè)被用來(lái)實(shí)現(xiàn)與DSP的通信，另一側(cè)用于實(shí)現(xiàn)與FPGA內(nèi)部邏輯電路與FPGA嵌入式處理器的通信［3］。

1.5 DSP與主機(jī)、雙DSP間的通信

主機(jī)可通過(guò)橋接的PCI總線直接訪問(wèn)DSP資源，DSP對(duì)主機(jī)的訪問(wèn)則采用DMA方式以主模式訪問(wèn)上位機(jī)。同時(shí)DSP與SDRAM之間也以DMA方式進(jìn)行200MB/s的數(shù)據(jù)傳輸。在大數(shù)據(jù)量情況下考慮實(shí)時(shí)性因素，兩片C6416之間通過(guò)全雙工串行多通道緩沖串口McBSP進(jìn)行控制信號(hào)的傳送，通過(guò)兩片C6416的EMIFA口連接至FPGA的EMIF總線接口，可達(dá)到800MB/s的數(shù)據(jù)傳輸速率。因此，該設(shè)計(jì)在雙DSP之間以及與主機(jī)的通信方面是靈活的。DSPA的EMIF存儲(chǔ)空間地址分配如表1。

2、 軟件設(shè)計(jì)及實(shí)驗(yàn)測(cè)試

使用TI公司的CCS集成的C/C++開發(fā)環(huán)境，仿真測(cè)試通過(guò)后經(jīng)PCI總線寫入相應(yīng)存儲(chǔ)器。PCI驅(qū)動(dòng)程序開發(fā)在Windows 2000視窗環(huán)境下，采用NuMega Lab公司提供的Driver Studio， TI公司提供的API函數(shù)包，實(shí)現(xiàn)諸如中斷控制、I/O設(shè)置等功能。

2.1 FFT算法測(cè)試

采用M為2的整數(shù)次冪FFT算法算法。依據(jù)（1）、（2）兩式，一個(gè)M點(diǎn)的離散FFT可以只計(jì)算M/2點(diǎn)的離散FFT，對(duì)于M=2r個(gè)點(diǎn)的離散FFT運(yùn)算，需要進(jìn)行r輪遞推排序，每輪有（M/2）?r =（M/2）lbM次乘法和M?lbM次加法，整個(gè)運(yùn)算次數(shù)可減少到

基于C6416的單、雙DSP在處理二維FFT和一維FFT、IFFT的運(yùn)算時(shí)間比較見(jiàn)表2。試驗(yàn)結(jié)果表明，該系統(tǒng)完成FFT算法測(cè)試的運(yùn)算速度較快，能夠滿足實(shí)際應(yīng)用的要求。

2.2 改進(jìn)LOG邊緣檢測(cè)算法測(cè)試

以LENA圖片（圖4-a）加入噪聲后的圖像（圖4-b）為測(cè)試目標(biāo)，首先將圖像灰度等級(jí)映射為8級(jí)，分別計(jì)算0o、45o、90o和135o時(shí)的灰度共生矩陣，并以其慣性矩陣特征值的平均值作為目標(biāo)圖像濾波層的慣性矩陣特征值，進(jìn)行三次循環(huán)操作，即對(duì)前一次得到的高斯濾波圖像進(jìn)行相同的運(yùn)算，從而依次得到三個(gè)慣性矩陣平均特征值：σ1、σ2、σ3，滿足不等式（σ2-σ3）＜（σ1-σ2），為了不產(chǎn)生過(guò)多的計(jì)算量，將經(jīng)過(guò)濾波的圖像（圖4-c），以σ3=1.5337作為L(zhǎng)OG算子的空間系數(shù)，得到反色后的邊緣檢測(cè)圖像（圖4-d）。

實(shí)驗(yàn)結(jié)果表明，在該系統(tǒng)平臺(tái)上進(jìn)行改進(jìn)LOG算子的邊緣檢測(cè)方法能夠取得較好的效果，基本上可無(wú)延遲的輸出邊緣圖像，滿足處理任務(wù)的實(shí)時(shí)性要求。

3 、結(jié)束語(yǔ)

本文作者創(chuàng)新點(diǎn)：本設(shè)計(jì)所提出的基于PCI總線的DSP×2+FPGA的實(shí)時(shí)視頻圖像處理平臺(tái)能夠滿足大多數(shù)實(shí)時(shí)圖像處理任務(wù)，以FPGA作為協(xié)處理器的方式一方面緩解了DSP的運(yùn)算壓力，同時(shí)也增加了該系統(tǒng)的靈活性，并通過(guò)對(duì)系統(tǒng)結(jié)構(gòu)的優(yōu)化，使得該系統(tǒng)能夠作為一款結(jié)構(gòu)緊湊，實(shí)時(shí)性強(qiáng)的高速圖像處理平臺(tái)。

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