作者：朱彥華，劉仲壽，張志敏，常方飛

1 引 言

發(fā)射光譜層析（EST）技術(shù)是一種不干擾原待測場分布的測量診斷技術(shù)，他在熱物理量測試、等離子體診斷等方面顯示出了極大的優(yōu)越性，尤其是在場分布測量方面，幾乎是其他方法不可替代的，是測量三維流場內(nèi)部物理量分布的一種常用方法。

傳統(tǒng)的層析重建技術(shù)，通常是利用軟件編程在計算機上直接完成，這要花費很長的時間，無法滿足實時重建時對速度的要求，現(xiàn)在已有研究者開始著手研究在硬件（例如FPGA和DSP）上來實現(xiàn)層析重建技術(shù)，例如：在FPGA上實現(xiàn)ART算法。但是，由于ART算法在重建圖像時對噪聲的抑制能力較差，迭代格式復(fù)雜，且有除法運算，用FPGA實現(xiàn)起來較為復(fù)雜。同時迭代重建算法--SIRT能夠有效抑制測量誤差的影響，迭代格式簡單，得到廣泛應(yīng)用，但該法用FPGA（現(xiàn)場可編程邏輯門陣列）來實現(xiàn)時，牽涉到小數(shù)運算問題。因為在FPGA中數(shù)據(jù)都是以二進制形式參與存儲、運算的，小數(shù)計算問題是FPGA應(yīng)用中的一大難點，目前業(yè)界用FPGA來處理小數(shù)大都采用定點處理，這種方法行之有效，但應(yīng)用范圍很有限，對于在層析重建中的小數(shù)，采用定點運算是無法處理的。

本文提出一種處理小數(shù)的方法，即把將要參與運算的數(shù)據(jù)轉(zhuǎn)化為IEEE標準754的二進制單精度浮點數(shù)，然后調(diào)用Altera開放的浮點數(shù)運算IP核對數(shù)據(jù)進行運算，Altera提供的IP核是Altera公司經(jīng)過嚴格測試和優(yōu)化過的電路功能模塊，在設(shè)計項目時調(diào)用IP核既減少了設(shè)計中的工作量，又在一定程度上節(jié)省了芯片資源，為迭代層析實時重建提供了可能。SIRT算法較ART算法迭代格式簡單，且更易減小重建誤差，提高重建速度，更適用于實時重建。FPGA在設(shè)計時采用Verilog編程和調(diào)用Altera的開放IP核相結(jié)合的方法來實現(xiàn)，軟件設(shè)計和綜合模擬仿真在QuartusⅡ5.1開發(fā)平臺中完成，最后給出了一些模塊仿真的波形。

2 SIRT算法

SIRT算法的迭代格式為：

其中P是測量數(shù)據(jù)，WT是投影矩陣W的轉(zhuǎn)置，λ為松弛因子，F(xiàn)是重建量。

物理意義為：取測量向量的反投影作為初始圖像，在求k+1次估計F（k+1）時，利用k次估計F（k）加上校正圖像。校正圖像正比于第k次估計的誤差矢量的反投影WT*（P-W*F（k））。因而每個像素的校正值實際是通過該像素的所有射線和的誤差值之累加，而不是只與一條射線有關(guān)，這也是SIRT能有效地抑制測量數(shù)據(jù)中噪聲的根本原因。由于每一像素的校正值是所有過該像素射線的共同貢獻，一些隨機誤差被平均掉了，因此SIRT的校正過程被稱為逐點校正。其中松弛因子的選取，會對誤差收斂曲線產(chǎn)生影響，如果環(huán)境不變，松弛因子可以固定。 3 IEEE754對浮點數(shù)的規(guī)定

標準浮點數(shù)字長由一個符號位S、指數(shù)E和無符號（小數(shù)）的規(guī)格化尾數(shù)M構(gòu)成。其格式如下：

考慮一個由一位符號位，E=8位指數(shù)寬度和M=23位的尾數(shù)（不包括隱藏的1）組成的浮點數(shù)表達式?，F(xiàn)在來研究545.2510在單精度浮點數(shù)格式下的表達形式。由bias=2E-1-1計算偏移量如下：

定義二進制浮點數(shù)算法的IEEE754-1985標準還定義了一些其他有用的特殊數(shù)的處理，例如溢出和下溢。指數(shù)E=Emax=1…12與0尾數(shù)m=0組合是為∞保留的，0是用0指數(shù)E=Emin=0…02和與0尾數(shù)m=0編碼的，注意由于有符號尾數(shù)表達式、正零和負零編碼是不同的，在IEEE754標準中還定義了兩個特殊數(shù)，但在FPGA浮點數(shù)算法中通常都不支持這些其他的表達式。這些其他數(shù)字是非正規(guī)數(shù)和（denormal）NaNs（not a number，非數(shù)字）。

4小數(shù)的預(yù)處理

IP核來計算數(shù)據(jù)時，輸入數(shù)據(jù)和輸出數(shù)據(jù)都應(yīng)為IEEE標準754的二進制單精度浮點數(shù)，這樣就要求在進行浮點數(shù)運算之前，先要對數(shù)據(jù)進行處理使測量值P和投影矩陣W的值轉(zhuǎn)化為IEEE標準的二進制浮點數(shù)。

預(yù)處理步驟如下：

（1）對于測量數(shù)據(jù)P，他是由CCD采集并經(jīng)10位A／D轉(zhuǎn)換，使測量數(shù)據(jù)轉(zhuǎn)換為10位二進制整數(shù)，然后經(jīng)過數(shù)據(jù)預(yù)處理模塊，把數(shù)據(jù)處理轉(zhuǎn)化為IEEE標準754的二進制單精度浮點數(shù)，輸入到外部寄存器P等待調(diào)用。

（2）對于投影矩陣W，如果圖像大小一定，則投影矩陣W也是固定的，可先由Matlab仿真生成并處理轉(zhuǎn)化為IEEE標準754的二進制單精度浮點數(shù)，然后存到W寄存器，等待調(diào)用。

在此只討論由FPGA處理的部分，即只討論對測量數(shù)據(jù)P的預(yù)處理，而對于W矩陣的值則可由Matlab編程處理完成，在此不再贅述。

流程圖如圖2所示。

5模擬與仿真

對于測量值P，他是由面陣CCD采集，并經(jīng)有自制的10位A／D轉(zhuǎn)換得來的二進制整數(shù)，根據(jù)其數(shù)據(jù)特點，可以采用移位，然后按規(guī)律重組就能將其變?yōu)镮EEE標準754的二進制單精度浮點數(shù)。

5.1預(yù)處理P的模塊

測量數(shù)據(jù)P為二進制整數(shù)，將其轉(zhuǎn)化為IEEE標準754形式，只需要先對數(shù)據(jù)進行檢測，若數(shù)據(jù)為正則符號位S=0，否則S=1；然后找出為“1”的最高位，設(shè)為“1”的最高位為第L位，則保留P［L-1：0］作為IEEE標準754的尾數(shù)M的高位，然后在其后補“0”至23位，即得尾數(shù)M；而L的值即為指數(shù)e，則E=e+127。假設(shè)P［9：0］=0001011011，則為“1”的最高位為P［6］，保留P［5：0］作為尾數(shù)M［22：0］的高位，然后在后面補“0”，即得尾數(shù)M，在此M=01101100000000000000000，而指數(shù)e為6，則E［7：0］的大小為E=e+127，在此即為133，即為二進制的10000101，此處為S=0，則P轉(zhuǎn)化后的值為Pout［31：0］=01000010101101100000000000000000，仿真結(jié)果如圖3所示。

顯然仿真結(jié)果是正確的。

按照IEEE標準754形式，把測量所得數(shù)據(jù)P和投影矩陣W的值預(yù)處理轉(zhuǎn)化為IEEE標準754形式以后，即可進行運算。

5.2 浮點加法器的實現(xiàn)

兩浮點數(shù)相加，設(shè)兩個IEEE標準754單精度浮點數(shù)分別為01000000011000000000000000000000和01000000010000000000000000000000，即為十進制的3.5和3，調(diào)用浮點加法IP核，仿真波形圖如圖4所示。

由仿真波形圖可見相加結(jié)果為01000000110100000000000000000000，即為十進制的6.5，顯然結(jié)果是正確的。

5.3 浮點乘法器的實現(xiàn)

兩浮點數(shù)相乘，設(shè)兩數(shù)均為01000000011000000000000000000000，即為十進制的3.5，調(diào)用浮點數(shù)乘法IP核，進行仿真。仿真結(jié)果如圖5所示。

由仿真波形圖可見兩數(shù)相乘結(jié)果為01000001010001000000000000000000，為十進制數(shù)的12.25，即結(jié)果是正確的。

6 結(jié) 語

通過以上討論分析，本文提出的基于FPGA的處理小數(shù)的方法是可行的，不僅解決了在FPGA上實現(xiàn)發(fā)射光譜層析SIRT算法時的小數(shù)問題，同時也拓寬了FPGA的應(yīng)用范圍，使得FPGA不只能處理整數(shù)還可以處理小數(shù)，突破了以往FPGA處理小數(shù)時只能用定點處理的限制，同時本文巧妙地利用了經(jīng)過嚴格測試和優(yōu)化的Altera開放的IP核并結(jié)合自編Verilog程序，這樣既減少了設(shè)計中的工作量，又可以在一定程度上節(jié)省硬件資源，提高系統(tǒng)運行速度，向發(fā)射光譜實時層析重建邁了有意義的一步。

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