什么是門控時鐘？

Clockgating：在數(shù)據(jù)無效時,將寄存器時鐘關閉的技術，能夠有效降低功耗， 是低功耗設計的重要方法之一。門控時鐘其實就是一個邏輯模塊，在寄存器的輸入數(shù)據(jù)無效時，將寄存器的輸入時鐘置為0，而此時寄存器值保持不變，此時沒有時鐘翻轉，避免了動態(tài)功耗。

如何生存門控時鐘？

在IC設計中，編寫RTL代碼的時候，只要采用合理規(guī)范的編碼風格，即可以通過EDA工具自行產(chǎn)生門控時鐘模塊。

舉例如下：

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推薦的風格代碼在else分支忽略，此時意味著在data_vld無效時data_out保持不變，此時狀態(tài)與clock保持為0一致，因此具備生成門控時鐘的條件，而不推薦風格代碼，在data_vld無效時data_out為0，不符合門控時鐘的狀態(tài)，因此無法生成門控時鐘。

上圖兩個電路圖均為推薦風格代碼的映射電路圖，右側為采用門控時鐘設計的電路圖。采用推薦風格代碼的代碼即可以通過EDA工具自行插入門控時鐘。

由于門控時鐘邏輯具有一定的開銷，因此數(shù)據(jù)寬度過小不適合做clockgating。一般情況下，數(shù)據(jù)寬度大于8比特時建議采用門控時鐘。

實際芯片使用的門控時鐘模塊是后端廠家專門設計的模塊單元，而不僅僅是圖上的簡單設計。

門控時鐘設計：門控時鐘模塊

Gvi在IC設計中，經(jīng)常會用掉門控時鐘單元，在不使用某些模塊的時候使用門控時鐘單元鎖定時鐘，使得時鐘不跳變，從而降低功耗。

1、門控時鐘單元代碼verilog

模塊輸入信號分別為輸入時鐘，clk_in,輸出時鐘clk_out,使能信號en。

當使能信號en==1時，表示時鐘不鎖定，輸入信號直接輸出，模塊功能類似：assign clk_in = clk_out。

當使能信號en==0時，表示時鐘鎖定，輸出時鐘不跳變。

xxxxx_phy_lib_name是后端廠商提供的定制時鐘門控單元

2、門控時鐘單元使用注意事項：

1）使能信號en可配置，復位默認值必須為1，

2）驅動en的時鐘不能是被鎖定后的時鐘，即驅動信號的時鐘要求永遠是存在的

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module clk_gate
(
  input  clk_in ,
  input  clk_en,
  output clk_out
  );
  `ifdef ASIC_DESIGN
  wire     clk_out ;
  xxxxx_phy_lib_name xxxxx_phy_lib_name_u0
  (
  .O   (clk_out )，
  .phi (clk_in  ),
  .io  (1'b0    ),
  .i1  (clk_en  )
  );
  else
  `ifdef FPGA_DESIGN
  assign clk_out = clk_in ;
  else
  reg  clk_en_d1 ;
  wire clk_out ;
  always@(*) begin
   if(!clk_in)
     clk_en_d1=clk_en ;
   end
   assign clk_out= clk_en_d1&clkin;
   `endif
   `endif
   endmodule
   
   
   
   

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編輯：黃飛

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