如何完成一個FPGA工程？??

1.在你需要的路徑下，新建一個文件夾。要求，路徑中沒有中文，否則，會造成錯誤。如圖：

我是在桌面上新建了一個名為“led”的文件夾。

2.在這個led文件夾下，有這么一些子文件夾,如圖：

上圖中，prj為工程文件存放目錄；rtl為verilog可綜合代碼存放目錄；tb為測試文件存放目錄；image為設(shè)計(jì)相關(guān)圖片存放目錄；doc為設(shè)計(jì)相關(guān)文檔存放目錄；prj文件夾下還建立了子文件夾ip，用于存放quartus中生成的IP核文件。

3.打開quartus軟件，如圖：

我電腦上裝的是13.1版本，13.0版本略有不同，但外觀并不影響使用。

4.單擊New Project Wizard來啟動一個工程向?qū)?，或者在左上角File菜單欄下選擇New Project Wizard亦可。彈出新窗口，如圖：

點(diǎn)擊Next，來到新界面：

在第一欄中選擇工程要存放的位置，注意，此路徑中不可以有中文。在第二欄中填寫此工程的名稱，注意，此名稱要和整個工程頂層模塊的模塊名一致。當(dāng)填好第二欄，第三欄自動填好。我的測試工程如圖：

5.點(diǎn)擊Next，進(jìn)入新界面，如圖：

這個界面是可以添加一些已經(jīng)設(shè)計(jì)好的文件，這次測試工程先跳過，直接點(diǎn)Next，進(jìn)入FPGA芯片選擇界面，如圖：

6.在圖中，先選擇左上角的器件型號，然后在右邊那一欄填入你所要使用到的FPGA芯片的型號。在下方選中你所需要的FPGA芯片，然后點(diǎn)擊Next，進(jìn)入新界面：

在這個界面中，一個是simulation，即仿真這一欄，對應(yīng)圖中標(biāo)紅的1處，要選擇Modesim-Altera，同時在標(biāo)紅的2處要選擇Verilog HDL，接著點(diǎn)擊Next。如圖：

7.這個界面是對工程設(shè)置的各個參數(shù)信息進(jìn)行匯總，直接點(diǎn)解Finish，完成工程的創(chuàng)建。然后界面變成這樣：

8.在工程新建完成后，選擇左上角File---New---Verilog HDL File，如下圖所示：

點(diǎn)擊OK之后，來到新界面：

9.在新界面輸入圖中的代碼：

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語法下期會講解，這一次，只需要知道在干嘛即可。這段代碼的意思就是，外部來一個信號key_in，如果它是高電平1，則FPGA管腳輸出led_out信號為一個高電平1；如果它是底電平0，則FPGA管腳輸出led_out信號為一個底電平0。

如圖為硬木的開發(fā)板LED模塊的電路，易得，只要來一個高電平1，LED就會亮；反之，來一個低電平0，LED就位暗。故，將led_out信號通過FPGA的管腳接到LED燈上，即可驗(yàn)證程序的正確性。

10.在代碼編寫完成，或者一開始新建了.v文件時，就應(yīng)將文件保存至rtl文件夾之下。文件的名稱為led。如圖：

11.保存完了之后，點(diǎn)擊如圖的按鈕，進(jìn)行分析和綜合。

如果程序沒有問題，則會出現(xiàn)如圖界面，給出分析報(bào)告。

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12.接著，可以在如圖位置打開RTL圖，對綜合處理的電路進(jìn)行查看。

此電路較為簡單，沒有太多的可看性，待后期遇到較為復(fù)雜的電路時，RTL圖可以較為直觀地展示電路各個模塊之間及自身內(nèi)部的結(jié)構(gòu)。

致此，可綜合電路的.v文件已經(jīng)完成。

編輯：黃飛

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