? ? ? SoC設計是一個整體的芯片設計，最終整個設計將在統(tǒng)一到一塊硅片上完成整個芯片，但是，原型驗證中，這個SoC的設計要分布在多個FPGA芯片上，因此整體的設計連續(xù)性會受到影響。將我們的RTL設計分別映射到多個FPGA芯片上有三個特別的方面，我們需要特別關注。時鐘、復位和啟動條件。為了盡可能實現(xiàn)FPGA原型平臺和最終SoC之間的完全保真度，時鐘、重置和啟動應表現(xiàn)為FPGA之間的硬邊界不存在。

? ? ? 這篇文章，我們來看一下多片F(xiàn)PGA原型驗證系統(tǒng)的時鐘同步。先從多片F(xiàn)PGA原型平臺上綜合時鐘網絡時會存在的兩個潛在問題說起： ?

時鐘偏移和時鐘不確定性：一種常見的設計方法是使用FPGA硬件板上的PLL來生成所需的時鐘，并將其作為主要輸入分配給每個FPGA。由于到達FPGA所采用的路徑不同，板載PCB軌跡線和緩沖器可能會在相關時鐘之間引入一些不確定性和時鐘偏移。

如果忽略，這種偏移可能會在這些相關時鐘之間的短路徑上導致保持時間違例。后端布局布線工具通?？梢越鉀QFPGA內的保持時間違例，但目前無法導入從綜合之前引入的時鐘偏斜和不確定性信息。為了解決這個問題，F(xiàn)PGA擁有PLL（通常是FPGA中MCMM的一部分)可以與板的PLL結合使用或代替板的PLL。后端工具了解MCMM的偏斜和不確定性，并可以在布局過程中解決這些問題。然而，分布式MCMM的使用可能會帶來上述第二個潛在問題。

時鐘同步：當在每個FPGA上本地重新生成相關時鐘時，存在一個潛在的時鐘同步問題，該問題確實會影響原始SoC設計，其中時鐘是從公共源生成和不受信任的。當一個N分頻時鐘的多個拷貝來自一個基本時鐘，但由于復位或初始啟動條件以及剛好不走運遇到硬件故障，它們就不同步。 ?

經過分割設計的時鐘網絡分布在相應的FPGA以及板上的其他時鐘組件上。通過成功的時鐘門轉換，可以使跨越所有FPGA的大量不同時鐘變得更容易，從而減少時鐘的數(shù)量和復雜性。然而，仍有許多時鐘驅動器需要在多個FPGA中復制。重要的是，這些復制時鐘保持同步，并且在主時鐘的正確邊緣上生成任何分頻時鐘。這取決于每個FPGA在同一時鐘邊緣上的復位應用。因此，有一種通用的FPGA之間的時鐘分布，如圖所示，



在該圖中，我們看到在板上生成的源時鐘，而在每個FPGA中使用本地MMCM來重新同步，然后通過BUFG全局緩沖器重新分配時鐘。在許多情況下，這種小型FPGA時鐘樹需要手動插入設計中。一般分割軟件將會引入自動將公共時鐘電路插入每個FPGA的功能。

一般SoC在頂層會設計具有全時鐘管理的CRG模塊，只需要在一個頂層模塊上進行更改，然后使用復制將相同的結構分區(qū)到每個FPGA中。即使SoC 的RTL中的時鐘分布在整個設計過程中，復制也將幫助我們將更改限制為比其他情況下可能需要的更少的RTL文件。 如果我們使用按時鐘域進行分割設計，則可以避免復制時鐘緩沖區(qū)。這種方法的成功將取決于不同時鐘的相對扇出以及時鐘域之間的路徑數(shù)量。

無論采用何種分割策略，每個FPGA都是一個離散的實體，為了時鐘同步，每個FPGA必須有自己的時鐘生成，而不是依賴于來自另一個FPGA中的生成器的時鐘。因此，時鐘發(fā)生器必須在每個FPGA中實例化，即使SoC設計的一小部分在那里被劃分。

時鐘發(fā)生器在原型平臺中如何幫助我們？MMCM的PLL具有可以鎖定的最小頻率，因此FPGA的輸入時鐘必須至少以該速率驅動。比如某型號的MCMM的最小鎖定頻率為10MHz，而之前的技術為30MHz或更高，這使得它們對我們的用途特別有用。它們能夠產生比它們可以接受的輸入慢得多的時鐘。因此，我們的任務是在原型上組裝一個時鐘樹，在那里我們在FPGA外部保持較高的頻率，然后在內部分頻，同時保持內部時鐘同步。 我們通過以下方式實現(xiàn)： ? ? ?

如果SoC設計中在頂層具有時鐘發(fā)生CRG模塊，則在RTL中例化創(chuàng)建時鐘生成器塊，以替換SoC中CRG模塊時鐘的等效部分。我們使用全局基準時鐘來驅動MCMM，MCMM通過其除以n的輸出生成較慢的導數(shù)。 ? ? ?

選擇板上生成的任何一個全局系統(tǒng)時鐘；其頻率必須高于最小MMCM鎖定頻率。 ? ? ?

用全局時鐘驅動新RTL時鐘樹的輸入。 ? ? ?

在新的時鐘生成器RTL中，創(chuàng)建MMCM和BUFG實例樹，以創(chuàng)建所有必要的子時鐘。 ? ? ?

在分割軟件中，根據需要將MMCM和BUFG復制到每個FPGA中，以驅動分配到那里的邏輯。 ? ? ?

在IO的trace分組分配期間，必須將全局時鐘分配給FPGA的全局時鐘輸入。 ? ? ?

如果時鐘產生或者門控更加分布，那么我們可能需要將BUFG和MMCM組件直接實例化到不同的RTL文件中，但我們應該始終關注復制如何使此過程更容易。 ? ? ? ?

對于多FPGA原型驗證系統(tǒng)，我們可能需要時鐘樹中額外的層次結構。我們應該使用板載PLL驅動每個板的主時鐘，并在每個板上使用PLL重新同步，使用板的本地PLL輸出驅動每個FPGA，通過使用PLL和匹配的延遲時鐘PCB跡線和電纜來避免FPGA板之間的時鐘偏移。因為可以使用多個PLL和MCMM，所以本地慢時鐘必須與全局時鐘同步。這是通過使用基準時鐘作為每個MMCM的反饋時鐘輸入來實現(xiàn)的。 ? ? ?? ? ? ?

為什么不使用板載全局時鐘資源生成所有時鐘。畢竟，我們可能在電路板上安裝了專門的PLL設備，例如，最低鎖定頻率甚至更低。這里需要注意的問題是，根據電路板的不同，時鐘到達每個FPGA的時間之間可能存在一定的偏差，特別是對于不太復雜的電路板，這些電路板不是專門為此設計和布置的。這種影響將在更大的系統(tǒng)中被放大，并可能導致FPGA之間傳遞信號的保持時間違規(guī)問題。 ?

審核編輯：劉清